畢業(yè)設(shè)計(jì)（論文）--hotlink數(shù)據(jù)發(fā)送模塊設(shè)計(jì)

1、<p><b>　　畢業(yè)設(shè)計(jì)說明書</b></p><p>　　HOTLink數(shù)據(jù)發(fā)送模塊設(shè)計(jì)</p><p>　　學(xué)生姓名： 學(xué)號：</p><p>　　學(xué) 院： </p><p>　　專 業(yè)： </p><p>　　

2、指導(dǎo)教師： </p><p><b>　　2011年 6 月</b></p><p>　　HOTLink數(shù)據(jù)發(fā)送模塊設(shè)計(jì)</p><p><b>　　摘 要</b></p><p>　　本文是基于對HOTLink數(shù)據(jù)發(fā)送模塊的設(shè)計(jì)并最終完成模塊電路傳送數(shù)據(jù)的

3、技術(shù)而進(jìn)行的研究。該模塊電路通過XCF02S下載程序輸入口將采集到的數(shù)據(jù)信息下載接收并輸入到XC3S400-1芯片中，然后再將經(jīng)過處理后的信息從由CYPRESS公司設(shè)計(jì)研發(fā)的數(shù)據(jù)發(fā)送器CY7B923芯片模塊電路中傳輸出去。該電路是通過CY68013單片機(jī)+FPGA的組合來實(shí)現(xiàn)HDLC協(xié)議的正常功能的。并且程序源代碼的設(shè)計(jì)是采用VHDL來編寫的。在本次設(shè)計(jì)工作中著重注意的問題和相應(yīng)的解決辦法都給出了解決辦法。而且經(jīng)過仿真調(diào)試過程所出現(xiàn)的結(jié)

4、果表明:此HOTLink數(shù)據(jù)發(fā)送模塊電路可以實(shí)現(xiàn)正常的數(shù)據(jù)發(fā)送功能。</p><p>　　關(guān)鍵詞：FPGA，VHDL，HOTLink數(shù)據(jù)發(fā)送，XC3S400-1，CY68013</p><p>　　HOTLink data transmission module designAbstract</p><p>　　This article is based on t

5、he HOTLink data transmission module design and ultimately complete the module circuit technology transfer data, the study conducted. The module circuit is input through the XCF02S download the collected data to download

6、to receive and enter into XC3S400-1 chip, and then processed the information from the design and development by the company's data CYPRESS transmitter chip module circuit transmission CY7B923 Out. The circuit through

7、 the CY68013 MCU + FPGA combination to</p><p><b>　　朗讀</b></p><p>　　顯示對應(yīng)的拉丁字符的拼音</p><p><b>　　目 錄</b></p><p><b>　　1 緒論1</b></p&g

8、t;<p>　　1.1 課題研究背景1</p><p>　　1.2 課題研究目的及意義2</p><p>　　2 總體設(shè)計(jì)方案3</p><p>　　2.1 整體設(shè)計(jì)3</p><p>　　2.2 各模塊設(shè)計(jì)簡述3</p><p><b>　　3 硬件設(shè)計(jì)4</b><

9、;/p><p>　　3.1 FPGA和VHDL以及FIFO的發(fā)展4</p><p>　　3.1.1 FPGA介紹4</p><p>　　3.1.2 VHDL介紹5</p><p>　　3.1.3 FIFO的的應(yīng)用發(fā)展6</p><p>　　3.2 各硬件模塊設(shè)計(jì)7</p><p>　　3.

10、2.1 CY7B933的原理應(yīng)用及接收模塊設(shè)計(jì)7</p><p>　　3.2.2 CY7B923的原理應(yīng)用及發(fā)送模塊設(shè)計(jì)10</p><p>　　3.2.3 CY7C68013的原理應(yīng)用及模塊設(shè)計(jì)13</p><p>　　3.2.4 XC3S400的原理應(yīng)用及下載接口模塊設(shè)計(jì)16</p><p>　　3.2.5 高速大容量FLASH的

11、設(shè)計(jì)19</p><p>　　3.2.6 時鐘源電路的設(shè)計(jì)19</p><p>　　3.2.7 配置電路20</p><p>　　3.2.8 電源供電模塊設(shè)計(jì)20</p><p><b>　　4 系統(tǒng)調(diào)試23</b></p><p><b>　　5結(jié)論24</b>

12、</p><p>　　附錄A 系統(tǒng)硬件電路圖25</p><p>　　附錄B 系統(tǒng)PCB版圖26</p><p>　　附錄C HOTLink數(shù)據(jù)發(fā)送模塊程序27</p><p><b>　　參考文獻(xiàn)29</b></p><p><b>　　致謝31</b></

13、p><p><b>　　1 緒論</b></p><p>　　1.1 課題研究背景</p><p>　　在當(dāng)今社會、生活、科研、生產(chǎn)領(lǐng)域中有許多的大型數(shù)字監(jiān)測、通信系統(tǒng)被廣泛的用于這些實(shí)踐性的生產(chǎn)生活中，給我們的生活生產(chǎn)帶來了許多的便利，使我們的研究層次越來越深入、生產(chǎn)越來越進(jìn)步。但是由于所測的信息源往往具有分散、信息量大等許多特點(diǎn)，使得分布式高速

14、數(shù)據(jù)傳輸技術(shù)成為系統(tǒng)設(shè)計(jì)中的重要研究方向和關(guān)鍵技術(shù)之一。尤其是經(jīng)常會遇到的許多受限制于溫度、空間、環(huán)境等因素的場合，使得對于整個數(shù)據(jù)傳輸系統(tǒng)的拓?fù)浣Y(jié)構(gòu)、傳輸介質(zhì)以及器件選擇都提出了越來越為嚴(yán)格的要求。而HOTLink（High Speed Optical Tranceiver Link）本身具有強(qiáng)大靈活的物理層功能，可以將各數(shù)據(jù)收發(fā)模塊串行級聯(lián)到一起，從而實(shí)現(xiàn)數(shù)據(jù)有效可靠傳輸?shù)墓δ躘1]。</p><p>　　現(xiàn)

15、場可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)的出現(xiàn)是超大規(guī)模集成電路(VLSI)技術(shù)和計(jì)算機(jī)輔助設(shè)計(jì)(CAD)技術(shù)發(fā)展的結(jié)果，是當(dāng)代電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的一項(xiàng)技術(shù)，它的硬件描述語言的可修改性、高集成性、高速低功耗、開發(fā)周期短、硬件與軟件并行性決定了它的崛起是必然的趨勢?，F(xiàn)場可編程門陣列FPGA器件是Xilinx公司1985年首家推出的，它是一種新型的高密度PLD，采用CMOS-SRA

16、M工藝制作，其內(nèi)部由許多獨(dú)立的可編程邏輯模塊(CLB)組成，邏輯塊之間可以靈活的相互連接。CLB的功能很強(qiáng)，不僅能夠?qū)崿F(xiàn)邏輯函數(shù)，還可配置成RAM等復(fù)雜的形式。配置數(shù)據(jù)存放在片內(nèi)的SRAM或者熔絲圖上，基于SRAM的FPGA器件工作前需要從芯片外部加載配置數(shù)據(jù)。配置數(shù)據(jù)可以存儲在片外的EPROM或者計(jì)算機(jī)上，設(shè)計(jì)人員可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，即所謂現(xiàn)場可編程。</p><p>　　綜上所說可知道

17、HOTLink是建立在綜合考慮多種影響因素后建立和開發(fā)的一種具有實(shí)際應(yīng)用價值的點(diǎn)對點(diǎn)串行通信協(xié)議。在當(dāng)今的科研領(lǐng)域以及現(xiàn)實(shí)應(yīng)用中具有舉足輕重的作用。</p><p>　　1.2 課題研究目的及意義</p><p>　　HOTLink是Cypress公司的高速長距離點(diǎn)對點(diǎn)串行通信產(chǎn)品系列。符合DVB-ASI、ATM、SMPTE-259M、ESCON等標(biāo)準(zhǔn)，用于構(gòu)建符合這些標(biāo)準(zhǔn)的通訊產(chǎn)品的物理

18、層,最高傳輸率可以達(dá)到400Mbps，支持多種傳輸接口，如雙絞線(最大距離可實(shí)現(xiàn)40m)、光纖(多模光纖可實(shí)現(xiàn)550m)[2]。是當(dāng)前通信領(lǐng)域中使用較為廣泛的一種通信協(xié)議。</p><p>　　串行通信可以實(shí)現(xiàn)遠(yuǎn)距離的高速數(shù)據(jù)傳輸，并且纜線少、成本低、安裝簡單、使用方便，在計(jì)算機(jī)通訊中得到了廣泛應(yīng)用。HOTLink是由CYPRESS公司提出的高速串行傳輸?shù)膮f(xié)議。協(xié)議中定義了物理層的內(nèi)容，用戶可以根據(jù)具體需要和情況

19、自己定義數(shù)據(jù)鏈路層和應(yīng)用層的協(xié)議，方便靈活。同時CYPRESS公司提供了實(shí)現(xiàn)HOTLink協(xié)議的成熟硬件，使用戶可以集中精力進(jìn)行數(shù)據(jù)傳輸?shù)纳蠈娱_發(fā)。HOTLink可以廣泛應(yīng)用于工作站、服務(wù)器、海量存儲、圖像和視頻傳輸?shù)确矫鎇1]。對于想利用高速的點(diǎn)對點(diǎn)的串行通訊取代并行通訊接口以簡化電路、降低成本的場合，HOTLink協(xié)議是一個理想的選擇[3]。</p><p>　　具體工作原理是：在發(fā)送端將八位輸入數(shù)據(jù)串行輸出

20、，接收端重新組合。發(fā)送端無有效數(shù)據(jù)時自動發(fā)送空數(shù)據(jù)，接收端根據(jù)碼流自動恢復(fù)時鐘。外部邏輯可以監(jiān)視恢復(fù)時鐘是否失同步，一旦失同步即可控制接收端重新同步時鐘，而且HOTLink產(chǎn)品的一大特點(diǎn)是可以實(shí)現(xiàn)數(shù)據(jù)流與指令流的分離。 </p><p>　　HOTLink的理論誤碼率為零，實(shí)際誤碼來自于內(nèi)部時鐘失同步以及外部環(huán)境電磁干擾[4]。</p><p>　　HOTLink第二代產(chǎn)品可以支

21、持1500Mbps 的傳輸速率，支持8位、16位、32位數(shù)據(jù)接口，性能大大提高。當(dāng)然基于HOTLink設(shè)計(jì)通訊產(chǎn)品難度相對要大一些，應(yīng)用HOTLink傳輸系統(tǒng)需要比較復(fù)雜的外部狀態(tài)機(jī)的控制來保證接收端時鐘正確恢復(fù)。而且由于系統(tǒng)時鐘頻率較高，PCB版圖設(shè)計(jì)需要比較講究，要求設(shè)計(jì)者仔細(xì)考慮各種電磁干擾影響[5]。</p><p>　　HOTLink高速串行接口由HOTLink物理層收/發(fā)芯片、數(shù)據(jù)緩存和控制邏輯組成。

22、作為一種傳輸系統(tǒng)，需要有效的編碼，以提高系統(tǒng)數(shù)據(jù)傳輸性能，HOTLink物理層芯片采用8B/10B編碼模式，即8位數(shù)據(jù)或?qū)Ｓ米志幋a為10位傳輸碼再逐位發(fā)送。編碼后可使傳輸中0和l的數(shù)目均衡，接收時易于恢復(fù)發(fā)送時鐘，增強(qiáng)檢錯能力，提高可靠性。收/發(fā)芯片能夠自動校驗(yàn)接收到的串行數(shù)據(jù)，有效數(shù)據(jù)串/并轉(zhuǎn)換為8-bit并行數(shù)據(jù)[5]。為了處理突發(fā)高速數(shù)據(jù)，一般采用FIFO作為物理層芯片與數(shù)據(jù)處理部分(本系統(tǒng)中為FPGA芯片)之間的數(shù)據(jù)緩存，選擇合

23、適大小的FIFO芯片與HOTLink收/發(fā)芯片組成無縫接口[7]。</p><p><b>　　2 總體設(shè)計(jì)方案</b></p><p><b>　　2.1 整體設(shè)計(jì)</b></p><p>　　本課題的主要目的就是：設(shè)計(jì)一個HOTLINK數(shù)據(jù)發(fā)送模塊電路使之實(shí)現(xiàn)HOTLINK數(shù)據(jù)的發(fā)送，電路由CY68013單片機(jī)+FPG

24、A的組合來實(shí)現(xiàn)。其中HOTLINK通訊速率的接口時鐘為20M，且協(xié)議通過VHDL和FPGA來實(shí)現(xiàn)。使之最終可以實(shí)現(xiàn)HDLC協(xié)議正常發(fā)送數(shù)據(jù)的功能。</p><p>　　整個系統(tǒng)由下載程序輸入模塊、數(shù)據(jù)信息接收模塊、數(shù)據(jù)信息處理模塊、數(shù)據(jù)信息發(fā)送模塊、以及電源管理模塊組成。</p><p>　　從外界采集到的信息都是通過下載程序輸入模塊輸入到信息接收模塊中的，故而下載程序輸入模塊是完成電路正

25、常功能所必需的。數(shù)據(jù)信息接收模塊是接收經(jīng)由下載端口輸入的信息數(shù)據(jù)源，然后傳遞到數(shù)據(jù)處理芯片模塊中，主要完成數(shù)據(jù)的接收和傳送功能。數(shù)據(jù)信息處理模塊是核心控制器件，通過該電路模塊來完成信息的收集處理和傳輸工作。數(shù)據(jù)信息發(fā)送模塊是整個電路的輸出終端，直接影響到信息傳輸工作的完成以及模塊電路的可靠性，也是比較重要的一個部位。電源管理模塊是整個模塊電路中的關(guān)鍵，由電壓模塊來產(chǎn)生各個模塊正常工作所需要的各種電壓。</p><p&

26、gt;　　2.2 各模塊設(shè)計(jì)簡述</p><p>　?。?）下載程序輸入模塊：下載程序輸入模塊是由XCF02S芯片來完成的，通過XCF02S芯片及其外掛的下載接口使得外部的信息數(shù)據(jù)正常無損的導(dǎo)入到信息數(shù)據(jù)接收端口。</p><p>　?。?）數(shù)據(jù)信息接收模塊：數(shù)據(jù)信息接收模塊主要是為了接收由數(shù)據(jù)下載端口傳送的數(shù)據(jù)信息，并完成將數(shù)據(jù)信息完整的傳輸?shù)教幚砟K芯片中的功能。主要是通過CY7C68

27、013芯片和CY7B933芯片來實(shí)現(xiàn)數(shù)據(jù)信息的接收和傳送功能的。是整個HOTLINK數(shù)據(jù)傳送模塊中較為重要部分。</p><p>　?。?）數(shù)據(jù)信息處理模塊：數(shù)據(jù)信息處理模塊主要是由芯片XC3S400來處理和完成的，數(shù)據(jù)經(jīng)由接收模塊接收信息以后傳送到數(shù)據(jù)處理模塊中，經(jīng)由該模塊處理以后將信息量再傳遞出去。該模塊是整個HOTLINK數(shù)據(jù)傳送模塊中的核心模塊，主要通過FPGA和硬件描述語言VHDL來實(shí)現(xiàn)的。</p

28、><p>　?。?）數(shù)據(jù)信息發(fā)送模塊：數(shù)據(jù)信息發(fā)送模塊是整個HOTLINK數(shù)據(jù)傳送模塊中較為關(guān)鍵的部分，主要是接收處理模塊中的信息量并最終保證完成數(shù)據(jù)完整性、準(zhǔn)確性的發(fā)送和傳輸功能。主要是通過CY7B923芯片以及MAX490ESA芯片來完成數(shù)據(jù)的傳輸和發(fā)送功能的。</p><p>　　（5）電源管理模塊：電壓管理模塊提供電路中各個小模塊正常工作所需要的數(shù)種電壓，例如有給MX490供電的、有給

29、FPGA提供的3.3V、1.2V、2.5V電源電壓的、有給XC3S400芯片提供2.5V、3.3V的電壓的等等。這就需要一個有效的電源管理模塊來管理電壓，從而使得電路各個模塊可以正常的工作。維護(hù)模塊電路整體的運(yùn)行穩(wěn)定性。</p><p><b>　　3 硬件設(shè)計(jì)</b></p><p>　　3.1 FPGA和VHDL以及FIFO的發(fā)展</p><p

30、>　　3.1.1 FPGA介紹</p><p>　　FPGA是英文Field－Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路的方式而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)[8]。</p><p>　　F

31、PGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時，只需換一片EPROM

32、即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活[9]。</p><p>　　FPGA技術(shù)之所以具有巨大的市場吸引力，其根本原因在于：FPGA不僅可以解決電子系統(tǒng)小型化、低功耗、高可靠性等問題，而且其開發(fā)周期短、投入少，芯片價格不斷下降[10]。FPGA正在越來越多地取代傳統(tǒng)上ASIC，特別是在小批量、個性化的產(chǎn)品市場方面。</p><p>

33、　　正因?yàn)镕PGA所具有的這么多優(yōu)勢，所以本次設(shè)計(jì)工作選擇將具有可編程性的XC3S400芯片用于本次模塊設(shè)計(jì)開發(fā)工作中，不僅可以實(shí)現(xiàn)電路模塊的功能，還可以在成本上節(jié)約費(fèi)用以及確保電路模塊整體系統(tǒng)運(yùn)行的穩(wěn)定性。是一個很好的很具有實(shí)用性和開發(fā)性的器件。</p><p>　　動態(tài)可重構(gòu)FPGA是指在一定條件下芯片不僅具有在系統(tǒng)重新配置電路功能的特性，而且還具有在系統(tǒng)動態(tài)重構(gòu)電路邏輯的能力。對于數(shù)字時序邏輯系統(tǒng)，動態(tài)可重

34、構(gòu)FPGA的意義在于其時序邏輯的發(fā)生不是通過調(diào)用芯片內(nèi)不同區(qū)域、不同邏輯資源來組合而成，而是通過對FPGA進(jìn)行局部的或全局的芯片邏輯的動態(tài)重構(gòu)而實(shí)現(xiàn)的。動態(tài)可重構(gòu)FPGA在器件編程結(jié)構(gòu)上具有專門的特征，其內(nèi)部邏輯塊和內(nèi)部連線的改變，可以通過讀取不同的SRAM中的數(shù)據(jù)來直接實(shí)現(xiàn)這樣的邏輯重構(gòu)，時間往往在納秒級，有助于實(shí)現(xiàn)FPGA系統(tǒng)邏輯功能的動態(tài)重構(gòu)。</p><p>　　3.1.2 VHDL介紹</p>

35、;<p>　　超高速集成電路硬件描述語言VHDL（Very-High-Speed Integrated Circuit HardwareDescription Language）是一種用于電路設(shè)計(jì)的高級語言，主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。該語言初步誕生于80年代，是由美國國防部首先開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言 [11]。 　</p><p>　　VHD

36、L主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口[12]。VHDL含有許多具有硬件特征的語句以及語言形式、描述風(fēng)格等等的語法是十分類似于一般的計(jì)算機(jī)高級語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，是將設(shè)計(jì)實(shí)體分成外部和內(nèi)部，涉及實(shí)體的內(nèi)部功能和算法完成部分[13]。在對一個設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成，那么其它的設(shè)計(jì)就可以直接調(diào)用這個實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。</p>

37、<p>　　綜合其它的許多硬件語言以及相互之間的優(yōu)勢比較而言，我們得知VHDL更具有功能強(qiáng)大、設(shè)計(jì)靈活、支持廣泛、易于修改、強(qiáng)大的系統(tǒng)硬件描述能力、獨(dú)立于器件的設(shè)計(jì)、很強(qiáng)的移植能力、易于共享和復(fù)用等特點(diǎn)[14]。所以在當(dāng)今許多的設(shè)計(jì)工作中都用VHDL語言來實(shí)現(xiàn)可編程邏輯器件的編輯和擴(kuò)展開發(fā)應(yīng)用，而本次設(shè)計(jì)中是采用了VHDL語言來編寫FPGA芯片XC3S400的，從而實(shí)現(xiàn)HOTLink數(shù)據(jù)發(fā)送功能模塊數(shù)據(jù)發(fā)送軟件上的支持。&l

38、t;/p><p>　　3.1.3 FIFO的的應(yīng)用發(fā)展</p><p>　　FIFO的寬度：它指的是FIFO一次讀寫操作的數(shù)據(jù)位，就像MCU有8位和16位，ARM 32位等等，F(xiàn)IFO的寬度在單片成品IC中是固定的，也有可選擇的，如果用FPGA自己實(shí)現(xiàn)一個FIFO，其數(shù)據(jù)位，也就是寬度是可以自己定義的。</p><p>　　FIFO的深度：它指的是FIFO可以存儲多少個

39、N位的數(shù)據(jù)（如果寬度為N）。如一個8位的FIFO，若深度為8，它可以存儲8個8位的數(shù)據(jù)，深度為12 ，就可以存儲12個8位的數(shù)據(jù)，F(xiàn)IFO的深度可大可小，個人認(rèn)為FIFO深度的計(jì)算并無一個固定的公式。在FIFO實(shí)際工作中，其數(shù)據(jù)的滿/空標(biāo)志可以控制數(shù)據(jù)的繼續(xù)寫入或讀出。在一個具體的應(yīng)用中也不可能由一些參數(shù)算數(shù)精確的所需FIFO深度為多少，這在寫速度大于讀速度的理想狀態(tài)下是可行的，但在實(shí)際中用到的FIFO深度往往要大于計(jì)算值。一般來說根據(jù)

40、電路的具體情況，在兼顧系統(tǒng)性能和FIFO成本的情況下估算一個大概的寬度和深度就可以了。而對于寫速度慢于讀速度的應(yīng)用，F(xiàn)IFO的深度要根據(jù)讀出的數(shù)據(jù)結(jié)構(gòu)和讀出數(shù)據(jù)的由那些具體的要求來確定。</p><p>　　滿標(biāo)志：FIFO已滿或?qū)⒁獫M時由FIFO的狀態(tài)電路送出的一個信號，以阻止FIFO的寫操作繼續(xù)向FIFO中寫數(shù)據(jù)而造成溢出。</p><p>　　空標(biāo)志：FIFO已空或?qū)⒁諘r由FIFO

41、的狀態(tài)電路送出的一個信號，以阻止FIFO的讀操作繼續(xù)從FIFO中讀出數(shù)據(jù)而造成無效數(shù)據(jù)的讀出。</p><p>　　讀時鐘：讀操作所遵循的時鐘，在每個時鐘沿來臨時讀數(shù)據(jù)。</p><p>　　寫時鐘：寫操作所遵循的時鐘，在每個時鐘沿來臨時寫數(shù)據(jù)。</p><p>　　讀指針：指向下一個讀出地址，讀完后自動加1。</p><p>　　寫指針：指

42、向下一個要寫入的地址的，寫完自動加1。</p><p>　　讀寫指針其實(shí)就是讀寫的地址，只不過這個地址不能任意選擇，而是連續(xù)的。</p><p>　　3.2 各硬件模塊設(shè)計(jì)</p><p>　　3.2.1 CY7B933的原理應(yīng)用及接收模塊設(shè)計(jì)</p><p>　　在本次的設(shè)計(jì)工作中我們考慮到HOTLink數(shù)據(jù)發(fā)送模塊需要能夠準(zhǔn)確穩(wěn)定的完成數(shù)

43、據(jù)的接收工作，所以選擇CYPRESS半導(dǎo)體公司制造的專門用于點(diǎn)對點(diǎn)之間高速串行數(shù)據(jù)通信的接收芯片CY7B933芯片來完成信號接收工作。</p><p>　　CY7B933接收芯片的內(nèi)部電路主要包括兩對PECL串行輸入接口、PECL-TTL電平轉(zhuǎn)換器、時鐘同步器、成幀器、移位器、譯碼寄存器、譯碼器、輸出寄存器和測試邏輯等幾部分[15]。CY7B933的引腳排列如圖3.1所示，圖3.2是其內(nèi)部結(jié)構(gòu)框圖，具體管腳圖如表

44、3.1所示： </p><p>　　CY7B933接收器的工作原理：是通過接收來自差分串行輸入端的串行位流，使該芯片內(nèi)置的集成鎖相環(huán)（PLL）同步時鐘產(chǎn)生器恢復(fù)用于數(shù)據(jù)重構(gòu)所需的位同步時鐘。成幀器在尋找到串行位流的字節(jié)邊界后即可產(chǎn)生幀同步時鐘。然后輸入位流數(shù)據(jù)即可在移位器中實(shí)現(xiàn)串4并轉(zhuǎn)換，同時再送到譯碼器中譯碼并檢查傳送錯誤。最后將譯碼后的字節(jié)數(shù)據(jù)在幀同步時鐘控制下送到輸出寄存器并由并行輸出腳輸出。</p&

45、gt;<p>　　圖3.1 CY7B933引腳排列</p><p>　　由于CY7B933接收芯片具有8B/10B的編碼方式、旁通方式、內(nèi)置自測試方式和測試方式等多種接收操作方式[16]。所以我們在設(shè)計(jì)應(yīng)用中應(yīng)當(dāng)具體考慮采用何種接收方式來最終有效的完成數(shù)據(jù)信息接收功能。</p><p>　　CYB933構(gòu)成的接收電路模塊設(shè)計(jì)如圖3.3所示，我們選擇將CYB933芯片中的Qa-

46、Qj 管腳與FPGA芯片XC3S400連接在一起，選擇將三個GND端進(jìn)行接地連接，VCCN、VCCQ端與VCC供電電壓端口連接，然后通過INA+端和INA-端外接電阻以及HOTLink數(shù)據(jù)輸入端口來完成模塊接收電路的初步設(shè)計(jì)工作。</p><p>　　圖3.2 CY7B933內(nèi)部結(jié)構(gòu)框圖</p><p>　　圖3.3 CYB933構(gòu)成的接收電路</p><p>　　

47、表3.1 CY7B933芯片引腳功能表</p><p>　　3.2.2 CY7B923的原理應(yīng)用及發(fā)送模塊設(shè)計(jì)</p><p>　　在設(shè)計(jì)數(shù)據(jù)發(fā)送工作電路模塊的時候考慮到信號發(fā)送中可能會受到的許多因素以及環(huán)境等的影響，所以我們考慮選擇使用同樣由CYPRESS公司設(shè)計(jì)的數(shù)據(jù)發(fā)送器CY7B923芯片，該芯片使用起來方便、可靠性好，而且可廣泛用于長距離高速點(diǎn)對點(diǎn)串行通信中，另外芯片自身還可發(fā)送違

48、規(guī)信號以檢測報(bào)錯系統(tǒng)是否正常等等[17]。這些優(yōu)點(diǎn)使得當(dāng)信號發(fā)生故障的時候及時進(jìn)行診斷和改進(jìn)電路等方便了許多。且這種優(yōu)點(diǎn)比較適合于HOTLink這樣的串行通信數(shù)據(jù)信息發(fā)送中，故而選擇將該芯片用于本次設(shè)計(jì)的數(shù)據(jù)發(fā)送模塊之中。CY7B923的管腳結(jié)構(gòu)圖如圖3.4所示，內(nèi)部框圖原理如圖3.5所示,具體管腳圖如表3.2所示:</p><p>　　CY7B923芯片的工作原理如下：首先將8bit并行TTL輸入數(shù)據(jù)(D0-D

49、7)轉(zhuǎn)換為PECL串行差分位流輸出。然后輸入的數(shù)據(jù)由編碼器編碼為便于串行鏈路傳輸?shù)?B/10B傳輸碼,由SC/（專用字/數(shù)據(jù)）端電平控制,將D0-D7輸入編成數(shù)據(jù)碼或?qū)Ｓ米执a。最后通過移位寄存器將數(shù)據(jù)變成串行位流， 分三路同時輸出FOTO,自檢邏輯產(chǎn)生通信系統(tǒng)自檢用發(fā)送信號[18]。</p><p>　　圖3.4 CY7B923芯片管腳圖</p><p>　　圖3.5 CY7B923內(nèi)部結(jié)

50、構(gòu)框圖</p><p>　　由CYB923構(gòu)成的發(fā)送電路模塊設(shè)計(jì)如圖3.6所示，CYB923芯片的D0-D7引腳以及MODE、SVS、、、、、SC/、CKW引腳與FPGA芯片XC3S400的I/O口相接，OUTB+、OUTB-、OUTC+、OUTC-、VCCN、VCCQ分別都接VCC供電電壓信號，而OUTA+、OUTA-引腳則外接電阻以及HOTLink數(shù)據(jù)輸出端口，如此設(shè)計(jì)就可以實(shí)現(xiàn)初步的數(shù)據(jù)發(fā)送功能了。<

51、/p><p>　　圖3.6 CYB923構(gòu)成的發(fā)送電路</p><p>　　表3.2 CY7B923芯片引腳功能表</p><p>　　3.2.3 CY7C68013的原理應(yīng)用及模塊設(shè)計(jì)</p><p>　　CY7C68013是Cypress公司的EZ-USB FX2系列芯片。EZ-USB FX2是一款集成USB2.0收發(fā)器的微控制器，管腳圖如圖

52、3.7所示，內(nèi)部結(jié)構(gòu)如圖3.8所示。該系列芯片集成了USB2.0收發(fā)器、串行接口引擎(SIE)、帶8.5KB片上RAM的增強(qiáng)型高速8051單片機(jī)、4KB FIFO存儲器以及通用可編程接口等模塊。提供了全面集成的USB解決方案，無需外加芯片即可實(shí)現(xiàn)高速USB傳輸[19]。</p><p>　　FX2系列芯片最主要的特點(diǎn)是可以通過USB2.0的通用可編程接口為特定的應(yīng)用接口編程。另外，CY7C68013的GPIF引擎

53、具有自動傳輸數(shù)據(jù)結(jié)構(gòu)的特性，這種特性使得以主/從端點(diǎn)FIFO(B/16位數(shù)據(jù)總線)為ATA、UTOPIA、EPP、PCMCIA、DSP等的外圍設(shè)備，可以與主機(jī)通過CY7C68013無縫、高速地傳輸數(shù)據(jù)。另外，CY7C68013內(nèi)部集成的USB2.0的SIF能完成大部分USB2.0協(xié)議的處理工作，從而減少了用戶對繁雜的USB協(xié)議的處理[20]。</p><p>　　在本系統(tǒng)中CY7C68013與FPGA連接用到的I

54、，0包括八位GPIF數(shù)據(jù)接口，兩根控制線USBCTRl/2，一根狀態(tài)線USBSO。一根讀信號線USBRD，實(shí)現(xiàn)上位機(jī)對n鵠h的無效塊檢測和讀取操作。上位機(jī)通過USB發(fā)出無效塊檢測命令，CY7C68013接收到此命令后．通過USBC，IRl，2通知FPGA，F(xiàn)PGA接收到該命令后開始進(jìn)行操作。同樣上位機(jī)發(fā)出數(shù)據(jù)讀出命令，CY7C68013接收到此命令后。通過USBCTRl/2通知FPGA進(jìn)行操作。</p><p>

55、　　采用FPGA作為主控制器對FLASH進(jìn)行操作，系統(tǒng)與主機(jī)之間采用USB2.0接口芯片CY7C68013實(shí)現(xiàn)通信。要求選擇存儲容量大、數(shù)據(jù)可靠性高的存儲器件。Flash由于其具有非易失性、電可擦除性、可重復(fù)編程以及高密度、低功耗等特點(diǎn)，而被廣泛應(yīng)用于數(shù)據(jù)采集系統(tǒng)中。USB2.0接口模塊為FPGA與上位機(jī)通信模塊，完成上位機(jī)控制命令與Flash存儲數(shù)據(jù)的傳送。FPGA采用Xilinx公司Spartan2系列XC2S100，作為一個對Fl

56、ash操作的主控設(shè)備。完成Flash模塊的讀/寫/擦操作和無效塊檢測功能。</p><p>　　CY7C68013有3種接口工作模式。根據(jù)系統(tǒng)構(gòu)成和實(shí)際要求，我們選用GPIF模</p><p>　　式的數(shù)據(jù)傳輸方案，只要輸出信號和就緒信號作相應(yīng)的組合，就可以實(shí)現(xiàn)多種復(fù)</p><p><b>　　雜的控制時序。</b></p>&

57、lt;p>　　本次設(shè)計(jì)中的可編程接口GPIF是我們采用的主機(jī)方式，GPIF作為內(nèi)部主機(jī)控制端點(diǎn)FIFO，其core是一個可編程狀態(tài)機(jī)，可以生成多達(dá)6個控制輸出信號和9個地址輸出信號，能外接6個外部Ready輸入信號和2個內(nèi)部Ready輸入信號。通過用戶自定義的波形描述符來控制狀態(tài)機(jī)，使用軟件編程讀寫控制波形，幾乎可以對任何8/16bit接口的控制器、存儲器和總線進(jìn)行數(shù)據(jù)的主動讀寫，非常靈活[21]。如圖3.9所示為其GPIF接口方

58、式。GPIF與傳統(tǒng)接口方式的主要區(qū)別如下所示：</p><p>　?。?）在數(shù)據(jù)傳輸過程中不需要CPU干涉，使得傳輸速率明顯提高，從而可以充分利用USB2.0的傳輸帶寬；</p><p>　?。?）由軟件設(shè)置讀/寫控制，其控制方式類似于狀態(tài)機(jī)，提高了傳輸穩(wěn)定性。因此，本文介紹的基于USB2.0控制器CY7C68013的GPIF接口設(shè)計(jì)，就是充分利用了該芯片這一獨(dú)特的數(shù)據(jù)傳輸接口方式，有效地

59、解決了在傳統(tǒng)接口方式下USB2.0設(shè)備數(shù)據(jù)傳輸速度的局限性，大大提高了數(shù)據(jù)的傳輸速率。</p><p>　　圖3.7 CY7C68013管腳圖</p><p>　　圖3.8 CY7C68013內(nèi)部結(jié)構(gòu)如圖</p><p>　　CY7C68013有3種接口工作模式。根據(jù)系統(tǒng)構(gòu)成和實(shí)際要求，我們選用GPIF模式的數(shù)據(jù)傳輸方案，只要輸出信號和就緒信號作相應(yīng)的組合，就可以實(shí)

60、現(xiàn)多種復(fù)雜的控制時序。在本系統(tǒng)中CY7C68013與FPGA連接用到的I，0包括八位GPIF數(shù)據(jù)接口，兩根控制線USBCTRl／2，一根狀態(tài)線USBSO。一根讀信號線USBRD，實(shí)現(xiàn)上位機(jī)對n鵠h的無效塊檢測和讀取操作。上位機(jī)通過USB發(fā)出無效塊檢測命令，CY7C68013接收到此命令后．通過USBC，IRl，2通知FPGA，F(xiàn)PGA接收到該命令后</p><p>　　圖3.9所示為其GPIF接口方式</p

61、><p>　　開始進(jìn)行操作。同樣上位機(jī)發(fā)出數(shù)據(jù)讀出命令，CY7C68013接收到此命令后。通過USBCTRl／2通知FPGA進(jìn)行操作。</p><p>　　采用FPGA作為主控制器對FLASH進(jìn)行操作，系統(tǒng)與主機(jī)之間采用USB2．0接口芯片CY7C68013實(shí)現(xiàn)通信。要求選擇存儲容量大、數(shù)據(jù)可靠性高的存儲器件。Flash由于其具有非易失性、電可擦除性、可重復(fù)編程以及高密度、低功耗等特點(diǎn)，而被廣

62、泛應(yīng)用于數(shù)據(jù)采集系統(tǒng)中。USB2.0接口模塊為FPGA與上位機(jī)通信模塊，完成上位機(jī)控制命令與Flash存儲數(shù)據(jù)的傳送。FPGA采用Xilinx公司Spartan2系列XC2S100，作為一個對Flash操作的主控設(shè)備。完成Flash模塊的讀／寫／擦操作和無效塊檢測功能。</p><p>　　由CY7C68013構(gòu)成的下載接收電路模塊設(shè)計(jì)如圖 3.10所示：</p><p>　　圖3.10

63、CY7C68013下載接收電路</p><p>　　3.2.4 XC3S400的原理應(yīng)用及下載接口模塊設(shè)計(jì)</p><p>　　XC3S400芯片是IDS1系列開發(fā)板中的一種，其原理主要是基于XILINX SPARTAN3系列FPGA設(shè)計(jì)開發(fā)的入門級開發(fā)板。該系列開發(fā)板主要是面向FPGA的初、中級用戶，或者多FPGA開發(fā)感興趣的愛好者。此系列開發(fā)板具有著簡單使用，擴(kuò)展性好的特點(diǎn)，特別是針對

64、個人用戶設(shè)計(jì)開發(fā)的，也可以作為產(chǎn)品開發(fā)的原型驗(yàn)證板或者IC前端設(shè)計(jì)驗(yàn)證板。此系列開發(fā)板也可以作為SOC（System On Chip）平臺，可以實(shí)現(xiàn)嵌入式的軟CPU，如microblaze等，為嵌入式電子設(shè)計(jì)產(chǎn)品設(shè)計(jì)提供了一種選擇。故而將其用到HOTLINK發(fā)送模塊的設(shè)計(jì)中是比較合理的[22]。</p><p>　　IDS1-XC3S400平臺的示意圖如圖3.11所示：</p><p>　

65、　其中3.3V和5V設(shè)備，可以用來驗(yàn)證PS/2協(xié)議，可以組成系統(tǒng)的輸入功能；USB2.0高速數(shù)據(jù)接口采用應(yīng)用廣泛的、性能穩(wěn)定的Cypress公司的CY68013芯片實(shí)現(xiàn)USB2.0接口擴(kuò)展，實(shí)現(xiàn)系統(tǒng)和其他設(shè)備的理論值達(dá)到480MB的高速數(shù)據(jù)傳遞；功能擴(kuò)展接口擴(kuò)展接口為用戶提供了靈活的擴(kuò)展功能，用戶可以在擴(kuò)展口上實(shí)現(xiàn)總線操作也可以使用獨(dú)立的IO實(shí)現(xiàn)用戶自定義的數(shù)據(jù)命令傳輸功能，通過相應(yīng)的擴(kuò)展板，用戶除了可以自行設(shè)計(jì)擴(kuò)展接口板實(shí)現(xiàn)自定義的功

66、能外，也可以購買我們提供的配套擴(kuò)展板，幫助您非常方便的實(shí)現(xiàn)Video、Audio和Wireless等的功能[22]。</p><p>　　圖3.11 IDS1-XC3S400平臺的示意圖</p><p>　　USB2.0接口及芯片的設(shè)計(jì)：</p><p>　　IDS系列開發(fā)板提供一個USB2.0接口。用戶可以基于開發(fā)板進(jìn)行USB2.0進(jìn)行開發(fā)，也可作為系統(tǒng)與上位機(jī)（

67、電腦等終端）進(jìn)行通訊。開發(fā)板采用Cypress公司CY68013芯片并提供配套的EEPROM配置芯片。</p><p>　　其在內(nèi)部的傳輸控制是通過full(滿)和empty(空)兩個控制信號來完成的，當(dāng)full為真時不能再寫數(shù)據(jù)，當(dāng)empty為真時不能再對FIFO進(jìn)行讀，其內(nèi)部數(shù)據(jù)傳輸示意圖如圖3.5.3所示。USB執(zhí)行OUT傳輸，將EP2端點(diǎn)設(shè)成512B四重FIFO。在USB端和外部接門端都并不知道有四重FI

68、FO。USB端只要有1個FIFO為“半滿”，就可以繼續(xù)發(fā)送數(shù)據(jù)。當(dāng)操作的FIFO寫“滿”時，F(xiàn)X2自動將其轉(zhuǎn)換到外部接口端，排隊(duì)等候讀??；并將USB接口隊(duì)列中下一個為“空”的FIFO轉(zhuǎn)移到USB接口上，供其繼續(xù)寫數(shù)據(jù)。外部接門端與此類似，只要有1個FIFO為“半滿”，就可以繼續(xù)讀取數(shù)據(jù)。當(dāng)前操作的FIFO讀“空”時，F(xiàn)X2自動將其轉(zhuǎn)換到USB接口端，排隊(duì)等候?qū)懭耄徊⑼獠拷涌陉?duì)列中下一個為“滿”的FIFO轉(zhuǎn)移到外部接口上，供其繼續(xù)讀取。

69、</p><p>　　Fx2接口方式：     (1)Slave FIFO是從機(jī)方式，即FX的CPU不直接參與USB數(shù)據(jù)處理，而是簡單地把FX作為USB和外部數(shù)據(jù)處理邏輯(如ASIC、DSP和IDE(串行接口引擎)控制器)之間的通道，數(shù)據(jù)流并不經(jīng)過CPU，而是通過FX的FIFO直接傳輸。FIFO通過外部主機(jī)控制，同時FIFO提供所需的時序信號、握手信號(滿、空等)和輸出使

70、能等。</p><p>　　3.12 CY7C68013內(nèi)部數(shù)據(jù)傳輸</p><p>　　(2)可編程接口GPIF是主機(jī)方式，GPIF作為內(nèi)部主機(jī)控制端點(diǎn)FIFO，其core是一個可編程狀態(tài)機(jī)，可以生成多達(dá)6個控制輸出信號和9個地址輸出信號，能外接6個外部Ready輸入信號和2個內(nèi)部Ready輸入信號。通過用戶自定義的波形描述符來控制狀態(tài)機(jī)，使用軟件編程讀寫控制波形，幾乎可以對任何8/16

71、bit接口的控制器、存儲器和總線進(jìn)行數(shù)據(jù)的主動讀寫，非常靈活。如圖3.12所示為其GPIF接口方式。</p><p>　　GPIF與傳統(tǒng)接口方式的主要區(qū)別：</p><p>　　（1）在數(shù)據(jù)傳輸過程中不需要CPU干涉，使得傳輸速率明顯提高，從而可以充分利用USB2.0的傳輸帶寬；</p><p>　?。?）由軟件設(shè)置讀/寫控制，其控制方式類似于狀態(tài)機(jī)，提高了傳輸穩(wěn)定

72、性。因此，本文介紹的基于USB2.0控制器CY7C68013的GPIF接口設(shè)計(jì)，就是充分利用了該芯片這一獨(dú)特的數(shù)據(jù)傳輸接口方式，有效地解決了在傳統(tǒng)接口方式下USB2.0設(shè)備數(shù)據(jù)傳輸速度的局限性，大大提高了數(shù)據(jù)的傳輸速率。</p><p>　　3.2.5 高速大容量FLASH的設(shè)計(jì)</p><p>　　本設(shè)計(jì)中通過FPGA把串行數(shù)據(jù)轉(zhuǎn)化為并行數(shù)據(jù)存儲到高速大容量的FLASH的存儲系統(tǒng)中,FP

73、GA(現(xiàn)場可編程門陣列)為存儲陣列的核心。針對外部高速數(shù)據(jù)的輸入, 在數(shù)據(jù)存儲部分引入新的方法, 能夠更加快速的實(shí)現(xiàn)FLASH 存儲器對高速實(shí)時數(shù)據(jù)的可靠存儲。在保證了HOTLink數(shù)據(jù)發(fā)送模塊系統(tǒng)工作性能的穩(wěn)定的情況下簡化了系統(tǒng)設(shè)計(jì),具體的設(shè)計(jì)和方案如下圖3.12所示：</p><p>　　圖3.12 高速大容量FLASH的設(shè)計(jì)</p><p>　　3.2.6 時鐘源電路的設(shè)計(jì)</

74、p><p>　　當(dāng)FPGA作為主芯片時，必須給其配置一個時鐘驅(qū)動。以使得整個系統(tǒng)電路可以穩(wěn)定有效的工作。在該設(shè)計(jì)中采用的是系統(tǒng)可編程配置PROM，XC3S400芯片時鐘源的設(shè)計(jì)及原理圖如圖3.13所示：</p><p>　　圖3.13 時鐘源的設(shè)計(jì)圖</p><p>　　3.2.7 配置電路</p><p>　　當(dāng)XC3S400作為主芯片時，我們

75、需要給其配置一個時鐘驅(qū)動的PROM。</p><p>　　該設(shè)計(jì)采用的是XCF01S系列的系統(tǒng)可編程配置PROM，其型號為XCF01SVO20。</p><p>　　XCF01SVO20在系統(tǒng)中的實(shí)際運(yùn)用連接如圖3.14所示：</p><p>　　圖3.14 XCF01SVO20在系統(tǒng)中連接圖</p><p>　　3.2.8 電源供電模塊設(shè)計(jì)

76、</p><p>　　本設(shè)計(jì)中所有芯片的工作電源均來至電源轉(zhuǎn)換芯片TPS70358的輸出,所有電源電路的設(shè)計(jì)將影響整個系統(tǒng)的供電。</p><p>　　TPS703xx系列器件的設(shè)計(jì)為數(shù)字信號處理器、專用集成電路、FPGA和雙輸出穩(wěn)壓器等提供完整的電源。其準(zhǔn)確性、快速瞬態(tài)響應(yīng)、SVS的監(jiān)控電路（上電復(fù)位）、手動復(fù)位輸入等功能為電路的設(shè)計(jì)提供一個完整的解決方案。</p><

77、;p>　　TPS703xx系列穩(wěn)壓器提供有固定3.3V/2.5V，3.3V/1.8V，3.3V/ 1.5 V和3.3 V/ 1.2 V的可調(diào)電壓選項(xiàng)。輸出電流可高達(dá)1A（輸出1）和2A（輸出2）。</p><p>　　具體的模塊設(shè)計(jì)電路連接如下圖3.15和3.16所示：</p><p>　　圖3.15 電源供電模塊設(shè)計(jì)</p><p>　　圖3.16 電源供電

78、模塊設(shè)計(jì)</p><p>　　3.2.9 去耦電路設(shè)計(jì)</p><p>　　高頻器件在工作的時候，其電流是不連續(xù)的，而且頻率很高，而器件VCC到總電源有一段距離，即便距離不長，在頻率很高的情況下，阻抗Z＝i*wL+R，線路的電感影響也會非常大，會導(dǎo)致器件在需要電流的時候，不能被及時供給。而去耦電容可以彌補(bǔ)此不足。這也是為什么很多本次HOTLink設(shè)計(jì)工作中放置小電容的原因之。去耦電容用在放

79、大電路中不需要交流的地方，用來消除自激，使放大器穩(wěn)定工作。去耦電容主要是去除高頻如RF信號的干擾，干擾的進(jìn)入方式是通過電磁輻射。而實(shí)際上，芯片附近的電容還有蓄能的作用。</p><p>　　許多設(shè)計(jì)好的電路中有源器件在開關(guān)時產(chǎn)生的高頻開關(guān)噪聲將沿著電源線傳播。去耦電容的主要功能就是提供一個局部的直流電源給有源器件，以減少開關(guān)噪聲在板上的傳播和將噪聲引導(dǎo)到地去耦：去除在器件切換時從高頻器件進(jìn)入到配電網(wǎng)絡(luò)中的RF能量

80、。去耦電容還可以為器件供局部化的DC電壓源，它在減少跨板浪涌電流方面特別有用。而去耦（decoupling）電容也稱退耦電容，是把輸出信號的干擾作為濾除對象。具體的設(shè)計(jì)如下圖3.16和3.17所示：</p><p>　　圖3.16 去耦電容的具體應(yīng)用</p><p>　　圖3.17 去耦電容的具體應(yīng)用</p><p><b>　　4 系統(tǒng)調(diào)試</b&

81、gt;</p><p>　　由于本課題的設(shè)計(jì)要求電路模塊可以實(shí)現(xiàn)HOTLINK數(shù)據(jù)的發(fā)送功能，且電路由CY68013單片機(jī)+FPGA的組合來實(shí)現(xiàn)。而且涉及到軟硬件的兼容性等方面的綜合考慮，所以對于設(shè)計(jì)好的系統(tǒng)模塊進(jìn)行調(diào)試是必不可少的。在調(diào)試的過程中我們利用計(jì)算機(jī)對設(shè)計(jì)好的模塊進(jìn)行控制并發(fā)送00～F9的數(shù)據(jù)，然后再通過單片機(jī)把數(shù)據(jù)接收回來，接收到的數(shù)據(jù)如圖4.1所示，通過對比分析可以看出發(fā)送的數(shù)據(jù)和接收的數(shù)據(jù)是相等

82、的，從而得出了該電路模塊可以實(shí)現(xiàn)正常的數(shù)據(jù)發(fā)送功能。 </p><p>　　圖4.1 接收到的數(shù)據(jù)圖</p><p><b>　　5結(jié)論</b></p><p>　　本系統(tǒng)按照系統(tǒng)功能模塊化設(shè)計(jì)思想，實(shí)際測試結(jié)果證明了系統(tǒng)設(shè)計(jì)可靠、準(zhǔn)確地實(shí)現(xiàn)了HOTLink數(shù)據(jù)發(fā)送模塊所要求的信號發(fā)送功能；在軟硬件方面都采用了合理有效的措施保障系統(tǒng)整體性能的穩(wěn)

83、定性：</p><p>　　(1)硬件設(shè)計(jì)：低功耗、高性能器件的選擇，信號傳輸過程中有效地隔離和抗干擾處理，接口可靠性設(shè)計(jì)，信號完整性監(jiān)測，電路的去耦作用等。</p><p>　　(2)軟件設(shè)計(jì)：軟件功能化簡單化，模塊化；各模塊功能執(zhí)行互不干擾，極大地提高了軟件的兼容性和抗干擾性。</p><p>　　本文首先介紹了HOTLink協(xié)議的發(fā)展歷史以及實(shí)踐性的綜合應(yīng)用和

84、開發(fā)狀況，并根據(jù)課題的實(shí)際要求提出了總體設(shè)計(jì)方案和原理框圖；接著按照整體結(jié)構(gòu)圖，設(shè)計(jì)每一部分的硬件電路圖，再用VHDL程序進(jìn)行軟件設(shè)計(jì)并仿真；最后通過對實(shí)物的調(diào)試得出結(jié)論：該電路模塊可以實(shí)現(xiàn)HOTLINK數(shù)據(jù)的發(fā)送功能。</p><p>　　附錄A 系統(tǒng)硬件電路圖</p><p>　　附錄B 系統(tǒng)PCB版圖</p><p>　　附錄C HOTLink數(shù)據(jù)發(fā)送模塊程序

85、</p><p>　　library IEEE;</p><p>　　use IEEE.STD_LOGIC_1164.ALL;</p><p>　　use IEEE.STD_LOGIC_ARITH.ALL;</p><p>　　use IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ent

86、ity htsend is</p><p><b>　　Port ( </b></p><p>　　fosc2x: in std_logic;</p><p>　　grst: in std_logic;</p><p>　　cmddone: in std_logic_vector(5 downto 0);&

87、lt;/p><p>　　d : out std_logic_vector(7 downto 0);</p><p>　　ena : out std_logic;</p><p>　　ckw : out std_logic</p><p><b>　　);</b></p><p>　

88、　end htsend;</p><p>　　architecture Behavioral of htsend is</p><p>　　signal bm : std_logic_vector(7 downto 0);</p><p>　　signal f_ckw : std_logic;</p><p>　　signal cl

89、kcount: std_logic_vector(1 downto 0);</p><p>　　signal send_ht1:std_logic;</p><p><b>　　begin</b></p><p>　　ena<='0' when(send_ht1='1')</p>&l

90、t;p><b>　　else '1';</b></p><p>　　ckw<=f_ckw;</p><p><b>　　d<=bm;</b></p><p>　　p0:process(grst,fosc2x)</p><p><b>　　begin<

91、/b></p><p>　　if grst='0' then</p><p>　　send_ht1<='0';</p><p>　　elsif fosc2x ' event and fosc2x='1' then</p><p>　　case cmddone is</p

92、><p>　　when "011010" --發(fā)送hotlink1數(shù)據(jù)</p><p>　　send_ht1<='1';</p><p>　　when "011011" => --停止發(fā)送</p><p>　　send_ht1<

93、;='0';</p><p>　　when others =></p><p><b>　　null;</b></p><p><b>　　end case;</b></p><p><b>　　end if;</b></p>

94、;<p>　　end process p0;</p><p>　　p1:process(f_ckw)</p><p><b>　　begin</b></p><p>　　if f_ckw'event and f_ckw='0' then</p><p><b>　　bm&l

95、t;=bm+1;</b></p><p><b>　　end if;</b></p><p>　　end process p1;</p><p>　　p2:process(fosc2x)</p><p><b>　　begin</b></p><p>　　if f

96、osc2x'event and fosc2x='0' then</p><p>　　if clkcount="10" then</p><p>　　f_ckw<=not f_ckw;</p><p>　　clkcount<="00";</p><p><b>

97、;　　else</b></p><p>　　clkcount<=clkcount+1;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process p2;</p><p>

98、;　　end Behavioral;</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1] CYPRESS公司．CY78923/cY78933 Datasheet[Z].1999．</p><p>　　[2] 徐志躍，張?zhí)锾?高速串行數(shù)據(jù)通訊電路設(shè)計(jì)及應(yīng)用，計(jì)算機(jī)測量與控制，2009.17（6）．</p>&l

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105、國青年通信學(xué)術(shù)會議論文集[C].2004．</p><p>　　[17] 張弘,USB接口設(shè)計(jì)[M].西安:西安電子科技大學(xué)出版社,2002．</p><p>　　[18] 徐慶元，張?zhí)煨?，鐘?基于USB總線的高速視頻采集系統(tǒng)設(shè)計(jì)[期刊論文]-微計(jì)算機(jī)信息2006.</p><p>　　[19] 許永和,USB外圍設(shè)備設(shè)計(jì)與應(yīng)用2002.</p>&

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107、p><b>　　致謝</b></p><p>　　本課題的設(shè)計(jì)和論文的完成是在指導(dǎo)老師任勇峰老師的悉心指導(dǎo)和熱心關(guān)懷下完成的。在整個畢業(yè)設(shè)計(jì)過程中，我得到了任老師的精心指導(dǎo)和淳淳教誨。任老師嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、豐富的實(shí)踐經(jīng)驗(yàn)和兢兢業(yè)業(yè)的敬業(yè)精神深深地激勵了我，使我受益良多，終身難忘。這不僅讓我學(xué)到了許多專業(yè)上相關(guān)的知識，而且使我的動手能力得到很大的提高。在此謹(jǐn)向任老師表示崇高的敬意和衷心的

108、感謝！</p><p>　　同時，我還要感謝實(shí)驗(yàn)室的研究生賈興中學(xué)長。是他在我的整個畢業(yè)設(shè)計(jì)過程中，尤其是硬件電路設(shè)計(jì)，軟件程序調(diào)試、硬件描述語言設(shè)計(jì)和實(shí)物調(diào)試過程中，給予了我很多的指導(dǎo)和幫助。</p><p>　　正是由于他們的幫助，才使得整個設(shè)計(jì)過程變得如此順利，這也為我以后的實(shí)踐打下了良好的基礎(chǔ)。</p><p>　　最后，感謝所有關(guān)心和幫助過我的人！<