畢業(yè)論文--正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器

1、<p><b>　　畢業(yè)設(shè)計(jì)（論文）</b></p><p>　　題 目： 正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器 </p><p>　　年級(jí)專(zhuān)業(yè)： 電子信息工程 </p><p>　　學(xué)生姓名： </p><p>　　指導(dǎo)

2、教師： </p><p><b>　　畢業(yè)設(shè)計(jì)任務(wù)書(shū)</b></p><p>　　畢業(yè)設(shè)計(jì)題目： 正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器 </p><p>　　題目類(lèi)型 工程設(shè)計(jì) 題目來(lái)源 學(xué)生自選題 </p&

3、gt;<p>　　畢業(yè)設(shè)計(jì)時(shí)間從 2010/4/25 至 2010/5/15 </p><p><b>　　畢業(yè)設(shè)計(jì)內(nèi)容要求：</b></p><p>　　介紹了VHDL語(yǔ)言在正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器中的具體應(yīng)用，給出了仿真波形，說(shuō)明了實(shí)現(xiàn)電子電路的自動(dòng)化設(shè)計(jì)（EDA）過(guò)程和EDA技術(shù)在現(xiàn)代數(shù)字系統(tǒng)中的重要地位

4、及作用。 </p><p><b>　　2.主要參考資料</b></p><p>　　EDA 技術(shù)及應(yīng)用 譚會(huì)生 張昌凡 編著 </p><p>　　武漢教育學(xué)院學(xué)報(bào) 張霞

5、 華中理工大學(xué)漢口分校 2001年12月 </p><p>　　潘松 VHDL 實(shí)用教程【M】成都：電子科技大學(xué)出版社，2000. </p><p>　　李廣軍 可編程ASIC設(shè)計(jì)與應(yīng)用【M】：電子科技大學(xué)出版社，2000 </p><p>　　邊記年 用

6、VHDL設(shè)計(jì)電子線(xiàn)路【M】北京：清華大學(xué)出版社 2000 </p><p>　　3.畢業(yè)設(shè)計(jì)進(jìn)度安排</p><p>　　指導(dǎo)老師: 馮鷗 教研室主任: 系主任: </p><p>　　[1]題目類(lèi)型：(1)理論研究(2)實(shí)

7、驗(yàn)研究(3)工程設(shè)計(jì)(4)應(yīng)用研究(5)軟件開(kāi)發(fā)</p><p>　　[2]題目來(lái)源：(1)教師科研題(2)生產(chǎn)實(shí)際題(3)模擬或虛構(gòu)題(4)學(xué)生自選題</p><p><b>　　摘 要</b></p><p>　　隨著PLD技術(shù)的進(jìn)展和軟件開(kāi)發(fā)系統(tǒng)的日益完善，設(shè)計(jì)人員的主要任務(wù)已成為：如何把文字說(shuō)明的系統(tǒng)功能轉(zhuǎn)換為邏輯描述,進(jìn)而采用相應(yīng)

8、的軟件開(kāi)發(fā)系統(tǒng)來(lái)實(shí)現(xiàn)待設(shè)計(jì)系統(tǒng).</p><p>　　關(guān)鍵字：VHDL;EDA;仿真</p><p>　　With the progress of PLD technology and software development system, more complete, the designer's main task has become: how to convert the

9、 text description of the system features a logic description, and then use the corresponding software development system to be designed to achieve system</p><p>　　Keywords: VHDL; EDA; simulation</p>&

10、lt;p><b>　　目 錄</b></p><p><b>　　摘 要3</b></p><p>　　隨著PLD技術(shù)的進(jìn)展和軟件開(kāi)發(fā)系統(tǒng)的日益完善，設(shè)計(jì)人員的主要任務(wù)已成為：如何把文字說(shuō)明的系統(tǒng)功能轉(zhuǎn)換為邏輯描述,進(jìn)而采用相應(yīng)的軟件開(kāi)發(fā)系統(tǒng)來(lái)實(shí)現(xiàn)待設(shè)計(jì)系統(tǒng).3</p><p>　　目 錄

11、 第一章 緒論4</p><p><b>　　第一章 緒論4</b></p><p>　　1.1、課題研究背景和意義4</p><p>　　1.2、國(guó)內(nèi)外信號(hào)發(fā)生器的發(fā)展?fàn)顩r5</p><p>　　1.3、研究正負(fù)脈寬數(shù)控信號(hào)發(fā)生器的目的和意義6</p><p>　　1.4、

12、 本課題研究?jī)?nèi)容7</p><p>　　第二章 設(shè)計(jì)流程及方案論證7</p><p>　　2.1、EDA的工程設(shè)計(jì)流程7</p><p>　　1. 源程序的編輯和編譯7</p><p>　　2.2、目標(biāo)器件的編程/下載8</p><p>　　2.3、硬件仿真/硬件測(cè)試8</p><p&g

13、t;　　2.4 方案論證9</p><p>　　第三章 PLD正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器的設(shè)計(jì)14</p><p>　　3.1、設(shè)計(jì)思路14</p><p>　　3.2、脈寬數(shù)控調(diào)制信號(hào)發(fā)生器的頂層VHDL源代碼pwide和自加載加法計(jì)數(shù)器VHDL源代碼cnt8如下：15</p><p>　　3.3、實(shí)驗(yàn)箱上驗(yàn)證17</p&g

14、t;<p>　　3.5、效果及總結(jié)：17</p><p><b>　　第四章 致謝18</b></p><p><b>　　第一章 緒論</b></p><p>　　1.1、課題研究背景和意義</p><p>　　PLD是電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的一項(xiàng)技術(shù)，它的影響絲毫不亞

15、于70年代單片機(jī)的發(fā)明和使用。PLD能做什么呢？可以毫不夸張的講，PLD能完成任何數(shù)字器件的功能，上至高性能CPU,下至簡(jiǎn)單的74電路，都可以用PLD來(lái)實(shí)現(xiàn)。PLD如同一張白紙或是一堆積木，工程師可以通過(guò)傳統(tǒng)的原理圖輸入法，或是硬件描述語(yǔ)言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。通過(guò)軟件仿真，我們可以事先驗(yàn)證設(shè)計(jì)的正確性。在PCB完成以后，還可以利用PLD的在線(xiàn)修改能力，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。使用PLD來(lái)開(kāi)發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減

16、少PCB面積，提高系統(tǒng)的可靠性。 PLD的這些優(yōu)點(diǎn)使得PLD技術(shù)在90年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了EDA軟件和硬件描述語(yǔ)言（HDL)的進(jìn)步。如何使用PLD呢？其實(shí)PLD的使用很簡(jiǎn)單，學(xué)習(xí)PLD比學(xué)習(xí)單片機(jī)要簡(jiǎn)單的多，有數(shù)字電路基礎(chǔ)，會(huì)使用計(jì)算機(jī)，就可以進(jìn)行PLD的開(kāi)發(fā)。不熟悉PLD的朋友，可以先看一看可編程邏輯器件的發(fā)展歷程</p><p>　　1.2國(guó)內(nèi)外信號(hào)發(fā)生器的發(fā)展?fàn)顩r</p>

17、<p>　　信號(hào)發(fā)生器是能夠產(chǎn)生大量標(biāo)準(zhǔn)信號(hào)和用戶(hù)定義信號(hào)，并保證它的高精度和高穩(wěn)定性，可重復(fù)行和易操作性的電子儀器。函數(shù)信號(hào)發(fā)生器應(yīng)該具有連續(xù)的相位變換和頻率穩(wěn)定性等優(yōu)點(diǎn)，不僅可以模擬各種復(fù)雜信號(hào)還可以對(duì)頻率、幅植、波形、相移進(jìn)行動(dòng)態(tài)的及時(shí)控制。</p><p>　　在70年代前，信號(hào)發(fā)生器主要有兩類(lèi)：正弦波和脈沖波，而函數(shù)信號(hào)發(fā)生器介于兩者之間，能夠提供正弦波、鋸齒波、方波、脈沖波等波形，產(chǎn)生其他的

18、波形還得采用復(fù)雜的電路和機(jī)電結(jié)合的方法，這個(gè)時(shí)期的信號(hào)發(fā)生器存在兩個(gè)突出的問(wèn)題，一是通過(guò)電位器等的調(diào)節(jié)來(lái)實(shí)現(xiàn)輸出頻率的調(diào)節(jié)；二是脈沖的占空比不可調(diào)節(jié)。</p><p>　　在70年代后，微處理器的出現(xiàn)，可以利用處理器、D/A轉(zhuǎn)換器和A/D轉(zhuǎn)換器，硬件和軟件使信號(hào)發(fā)生器的功能擴(kuò)大，產(chǎn)生更加復(fù)雜的波形，這個(gè)時(shí)期的信號(hào)發(fā)生器多以軟件為主，實(shí)質(zhì)上是采用微處理器對(duì)數(shù)/模轉(zhuǎn)換器的程序控制，就可以得到各種簡(jiǎn)單的波形。</

19、p><p>　　在80年代以后，數(shù)字技術(shù)日益成熟，信號(hào)發(fā)生器絕大部分不再使用機(jī)械驅(qū)動(dòng)而采用數(shù)字電路，從一個(gè)頻率基準(zhǔn)由數(shù)字合成電路產(chǎn)生可變頻率信號(hào)。自從80年代以來(lái)各國(guó)都在研制DDS產(chǎn)品，并應(yīng)用于信號(hào)發(fā)生器的設(shè)計(jì)。后來(lái)出現(xiàn)的專(zhuān)用DDS芯片極大的推動(dòng)了DDS技術(shù)的發(fā)展，但專(zhuān)用DDS芯片價(jià)格昂貴，而且無(wú)法實(shí)現(xiàn)我們所需要哦的各種波形輸出。</p><p>　　90年代末出現(xiàn)了幾種真正高性能、高接個(gè)的函

20、數(shù)信號(hào)發(fā)生器，HP公司推出了型號(hào)為HP770S的信號(hào)模擬裝置系統(tǒng)，它是由HP8770A任意波形數(shù)字化和HP1770A波形發(fā)生軟件組成。但是由于HP770S實(shí)際上也只能產(chǎn)生8種波形，而且價(jià)格昂貴。不久以后，Analogic公司推出了型號(hào)為Aata-2020的多波形合成器，Lecroy公司生產(chǎn)的型號(hào)為9100的任意波形發(fā)生器等。</p><p>　　信號(hào)發(fā)生器技術(shù)發(fā)展至今,引導(dǎo)技術(shù)潮流的仍是國(guó)外的幾大儀器公司,如日本

21、橫河、Agilent、Tektronix等。美國(guó)的FLUKE公司的FLUKE-25型函數(shù)發(fā)生器是現(xiàn)有的測(cè)試儀器中最具多樣性功能的幾種儀器之一,它和頻率計(jì)數(shù)器組合在一起,在任何條件下都可以給出很高的波形質(zhì)量,能給出低失真的正弦波和三角波,還能給出過(guò)沖很小的快沿方波,其最高頻率可以達(dá)到5MHz,最大輸出幅度也達(dá)到10Vpp。國(guó)內(nèi)也有不少公司已經(jīng)有類(lèi)似的儀器。如南京盛普儀器科技有限公司的SPF120DDS信號(hào)發(fā)生器,華高儀器生產(chǎn)的HG1600

22、H型數(shù)字合成函數(shù)/任意波形信號(hào)發(fā)生器。</p><p>　　1.3研究正負(fù)脈寬數(shù)控信號(hào)發(fā)生器的目的和意義</p><p>　　函數(shù)信號(hào)發(fā)生器是信號(hào)源 一種，主要給被測(cè)電路提供需要的已知信號(hào)，然后用其他儀表測(cè)量感興趣的參數(shù)。它不是測(cè)量?jī)x器，而是根據(jù)使用者的要求作為激勵(lì)源，仿真各種測(cè)試信號(hào)，提供給被測(cè)電路，以滿(mǎn)足測(cè)量或各種實(shí)際需要。</p><p>　　目前我國(guó)在研制信

23、號(hào)發(fā)生器等方面有可喜的成果。但總的來(lái)說(shuō)。我國(guó)信號(hào)發(fā)生器還沒(méi)有形成真正的產(chǎn)業(yè)。中國(guó)函數(shù)信號(hào)發(fā)生器產(chǎn)業(yè)發(fā)展出現(xiàn)的問(wèn)題中，許多情況不容樂(lè)觀，如產(chǎn)業(yè)結(jié)構(gòu)不合理、產(chǎn)業(yè)集中于勞動(dòng)力密集型產(chǎn)品；技術(shù)密集型產(chǎn)品明顯落后于發(fā)達(dá)工業(yè)國(guó)家；生產(chǎn)要素決定性作用正在削弱；產(chǎn)業(yè)能源消耗大、產(chǎn)出率低、環(huán)境污染嚴(yán)重、對(duì)自然資源破壞力大；企業(yè)總體規(guī)模偏小、技術(shù)創(chuàng)新能力薄弱、管理水平落后等。就目前國(guó)內(nèi)的成熟產(chǎn)品來(lái)看，核心部分多為專(zhuān)用芯片，存在著成本高、控制不靈活等缺點(diǎn)，并

24、且我國(guó)目前信號(hào)發(fā)生器的種類(lèi)和性能都與國(guó)外同類(lèi)產(chǎn)品存在較大的差距，因此，開(kāi)發(fā)出高性?xún)r(jià)比的函數(shù)信號(hào)發(fā)生器，保持與國(guó)外同類(lèi)產(chǎn)品在性?xún)r(jià)比上餓有時(shí)，打破國(guó)外技術(shù)壟斷和封鎖，對(duì)發(fā)展我國(guó)電子產(chǎn)業(yè)有非常重大的意義，具有廣泛的應(yīng)用前景，加緊對(duì)這類(lèi)產(chǎn)品的研制顯得非常緊迫。</p><p>　　1.4 本課題研究?jī)?nèi)容</p><p>　　VHDL語(yǔ)言設(shè)計(jì)一個(gè)正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器，它由兩個(gè)完全相同的可自加載

25、減法計(jì)數(shù)器cnt8組成，其輸出信號(hào)的高低電平脈寬可分別由兩組8位預(yù)置數(shù)進(jìn)行控制。如果將初始值可預(yù)置的加法計(jì)數(shù)器的溢出信號(hào)作為本計(jì)數(shù)器的初始預(yù)置值加載信號(hào)LD，則可構(gòu)成計(jì)數(shù)初始值自加載方式的加法計(jì)數(shù)器，從而構(gòu)成數(shù)控分頻器。</p><p>　　第二章 設(shè)計(jì)流程及方案論證</p><p>　　2.1、EDA的工程設(shè)計(jì)流程</p><p>　　1. 源程序的編輯和編譯&l

26、t;/p><p>　　利用EDA技術(shù)進(jìn)行一項(xiàng)工程設(shè)計(jì)，首先需利用EDA工具的文本編輯器或圖形編輯器將它用文本方式或圖形方式表達(dá)出來(lái)，進(jìn)行排錯(cuò)編譯，變成VHDL文件格式，為進(jìn)一步的邏輯綜合作準(zhǔn)備。常用的源程序輸入方式有三種。</p><p>　　(1) 原理圖輸入方式：利用EDA工具提供的圖形編輯器以原理圖的方式進(jìn)行輸入。原理圖輸入方式比較容易掌握，直觀且方便，所畫(huà)的電路原理圖(注意，這種原理圖

27、與利用Protel畫(huà)的原理圖有本質(zhì)的區(qū)別)與傳統(tǒng)的器件連接方式完全一樣，很容易被人接受，而且編輯器中有許多現(xiàn)成的單元器件可以利用，自己也可以根據(jù)需要設(shè)計(jì)元件。</p><p>　　(2) 狀態(tài)圖輸入方式：以圖形的方式表示狀態(tài)圖進(jìn)行輸入。當(dāng)填好時(shí)鐘信號(hào)名、狀態(tài)轉(zhuǎn)換條件、狀態(tài)機(jī)類(lèi)型等要素后，就可以自動(dòng)生成VHDL程序。這種設(shè)計(jì)方式簡(jiǎn)化了狀態(tài)機(jī)的設(shè)計(jì)，比較流行。</p><p>　　(3) V

28、HDL軟件程序的文本方式：最一般化、最具普遍性的輸入方法，任何支持VHDL的EDA工具都支持文本方式的編輯和編譯。</p><p>　　2.2、目標(biāo)器件的編程/下載</p><p>　　如果編譯、綜合、布線(xiàn)/適配和行為仿真、功能仿真、時(shí)序仿真等過(guò)程都沒(méi)有發(fā)現(xiàn)問(wèn)題，即滿(mǎn)足原設(shè)計(jì)的要求，則可以將由FPGA/CPLD布線(xiàn)/適配器產(chǎn)生的配置/下載文件通過(guò)編程器或下載電纜載入目標(biāo)芯片F(xiàn)PGA或CPL

29、D中。</p><p>　　2.3、硬件仿真/硬件測(cè)試</p><p>　　這里所謂的硬件仿真是針對(duì)ASIC設(shè)計(jì)而言的。在ASIC設(shè)計(jì)中，比較常用的方法是利用FPGA對(duì)系統(tǒng)的設(shè)計(jì)進(jìn)行功能檢測(cè)，通過(guò)后再將其VHDL設(shè)計(jì)以ASIC形式實(shí)現(xiàn)；而硬件測(cè)試則是針對(duì)FPGA或CPLD直接用于應(yīng)用系統(tǒng)的檢測(cè)而言的。</p><p>　　硬件仿真和硬件測(cè)試的目的，是為了在更真實(shí)的環(huán)

30、境中檢驗(yàn)VHDL設(shè)計(jì)的運(yùn)行情況，特別是對(duì)于VHDL程序設(shè)計(jì)上不是十分規(guī)范、語(yǔ)義上含有一定歧義的程序。一般的仿真器包括VHDL行為仿真器和VHDL功能仿真器，它們對(duì)于同一VHDL設(shè)計(jì)的“理解”，即仿真模型的產(chǎn)生，與VHDL綜合器的“理解”，即綜合模型的產(chǎn)生，常常是不一致的。此外，由于目標(biāo)器件功能的可行性約束，綜合器對(duì)于設(shè)計(jì)的“理解”常在一有限范圍內(nèi)選擇，而VHDL仿真器的“理解”是純軟件行為，其“理解”的選擇范圍要寬得多，結(jié)果這種“理解”

31、的偏差勢(shì)必導(dǎo)致仿真結(jié)果與綜合后實(shí)現(xiàn)的硬件電路在功能上的不一致。當(dāng)然，還有許多其他的因素也會(huì)產(chǎn)生這種不一致，由此可見(jiàn)，VHDL設(shè)計(jì)的硬件仿真和硬件測(cè)試是十分必要的。</p><p><b>　　2.4 方案論證</b></p><p>　　第一種方案：用GW48系統(tǒng)中的FPGA/CPLD芯片 按照 EDA 的設(shè)計(jì)流程設(shè)計(jì)</p><p>　　第二

32、種方案：用 KHF-5 中 EP1K100QC208-3芯片 按照EDA 的設(shè)計(jì)流程設(shè)計(jì)</p><p>　　KHF-5實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)簡(jiǎn)介</p><p>　　1.       系統(tǒng)基本特征</p><p>　　配備：本實(shí)驗(yàn)箱配有altera低電壓1k系列（3萬(wàn)門(mén)以上）芯片下載板</p>&l

33、t;p>　　?        資源：芯片門(mén)數(shù)最多達(dá)到10萬(wàn)門(mén)（ACEX1K100），管腳可達(dá)208腳。</p><p>　　?        編輯方式有圖形編輯，文本編輯，波形編輯，混合編輯等方式， 硬件描述語(yǔ)言有AHDL，VHDL，Verilog-HDL等語(yǔ)言。<

34、;/p><p>　　?       實(shí)驗(yàn)箱由主板和下載板組成，能夠滿(mǎn)足工科院校開(kāi)設(shè)CPLD/FPGA課程的實(shí)驗(yàn)需要，同時(shí)也可用作CPLD/FPGA應(yīng)用系統(tǒng)。編輯方式有圖形編輯，文本編輯，波形編輯，混合編輯等方式， 硬件描述語(yǔ)言有AHDL，VHDL，Verilog-HDL等語(yǔ)言。</p><p>　　配有模擬可編程器件ispP

35、AC器件系列，突破傳統(tǒng)的EDA實(shí)驗(yàn)箱一般只做數(shù)字電路實(shí)驗(yàn)的模式，用戶(hù)可以在實(shí)驗(yàn)箱上通過(guò)模擬可編程器件進(jìn)行模擬電子的開(kāi)發(fā)訓(xùn)練。實(shí)驗(yàn)箱配有10個(gè)數(shù)碼管，（包括6個(gè)并行掃描數(shù)碼管和4個(gè)串行掃描數(shù)碼管</p><p>　?。＃保秱€(gè)數(shù)據(jù)開(kāi)關(guān)，4個(gè)脈沖開(kāi)關(guān)，數(shù)據(jù)開(kāi)關(guān)和脈沖開(kāi)關(guān)可配合使用，也可單獨(dú)使用。 A／D轉(zhuǎn)換，采用雙A/D轉(zhuǎn)換，有常規(guī)的8位A／D轉(zhuǎn)換器ADC0809，還可以配置位數(shù)較高，速度較快的12位A／D轉(zhuǎn)換器MA

36、X196。D／A轉(zhuǎn)換器，采用高速DA芯片0800。通用小鍵盤(pán)，本實(shí)驗(yàn)箱提供16個(gè)微動(dòng)開(kāi)關(guān)（4X4），可方便的進(jìn)行人機(jī)交互。具有單片機(jī)擴(kuò)展槽，由于實(shí)驗(yàn)箱上的所有資源（如數(shù)碼管、數(shù)據(jù)開(kāi)關(guān)、小鍵盤(pán)等）都可以借用，因此通過(guò)此擴(kuò)展槽可以開(kāi)發(fā)單片機(jī)及單片機(jī)接口實(shí)驗(yàn)。 外圍擴(kuò)展口，為了便于開(kāi)發(fā)，本實(shí)驗(yàn)箱還預(yù)留一個(gè)40PIN的擴(kuò)展槽，用以與外圍電路的聯(lián)接。下載板采用CPLD/FPGA芯片，具有芯片集成度高、內(nèi)部資源豐富、用戶(hù)可用引腳多等顯著優(yōu)點(diǎn)，不易出

37、現(xiàn)芯片內(nèi)部資源尚有空余而芯片引腳已用完的情況。CPLD/FPGA下載板上包含斷電芯片功能保持功能，并帶有COM1、COM2、COM3、COM4四個(gè)50腳的插針，使下載板易于與主板連接起來(lái)。下載板上也可作為應(yīng)用板使用。本實(shí)驗(yàn)裝置在PC機(jī)上還配有一個(gè)專(zhuān)用下載程序（CPLDDN4），供用戶(hù)下載程序。當(dāng)串行通信電纜分別與下載板和PC機(jī)相連后，通過(guò)此界面可以實(shí)現(xiàn)在M</p><p>　　2.  

38、0;    硬件結(jié)構(gòu)及原理圖：</p><p>　　本實(shí)驗(yàn)箱由實(shí)驗(yàn)板和下載板兩部分組成。下載板可以和主板配合完成數(shù)字電路及CPLD/FPGA的各種開(kāi)發(fā)和實(shí)驗(yàn),也可以單獨(dú)做實(shí)際應(yīng)用的應(yīng)用板。且具有模擬可編程下載板、VGA/PS2接口板、USB接口板、點(diǎn)陣顯示板。</p><p><b>　　（1）時(shí)鐘源</b></p><

39、;p>　　本實(shí)驗(yàn)器CPLD芯片由50M晶振提供振蕩頻率，接與P183管腳。為了方便操作，還為系統(tǒng)提供了約1Hz—1MHz連續(xù)可調(diào)的時(shí)鐘信號(hào)，接至CPLD的P78腳，通過(guò)調(diào)節(jié)短路夾J1和J2來(lái)改變其輸出頻率值。22.1184MHz的時(shí)鐘信號(hào)接于CPLD的80腳(P80)。</p><p><b>　?。?）輸入開(kāi)關(guān)</b></p><p>　　本實(shí)驗(yàn)器中的開(kāi)關(guān)設(shè)計(jì)

40、新穎獨(dú)特，有創(chuàng)意，與一般電路中的開(kāi)關(guān)設(shè)計(jì)不同。本實(shí)驗(yàn)器中有１６個(gè)數(shù)據(jù)開(kāi)關(guān)（SW1——SW16），4個(gè)脈沖開(kāi)關(guān)（KP1——KP4）。在通常狀態(tài)下數(shù)據(jù)開(kāi)關(guān)和脈沖開(kāi)關(guān)為低電平。數(shù)據(jù)開(kāi)關(guān)和脈沖開(kāi)關(guān)可配合使用，也可單獨(dú)使用。若二者配合使用，在數(shù)據(jù)開(kāi)關(guān)為低電平時(shí)，按下脈沖開(kāi)關(guān)則產(chǎn)生一個(gè)高脈沖；在數(shù)據(jù)開(kāi)關(guān)為高電平時(shí)，按下脈沖開(kāi)關(guān)則產(chǎn)生一個(gè)低脈沖。</p><p>　　其中１６個(gè)數(shù)據(jù)開(kāi)關(guān)與CPLD的管腳的連接情況依次為:SW1-

41、P103，SW2-P104，SW3-P111，SW4-P112，SW5-P113，SW6-P1114，SW7-P115，SW8-P116，SW9-P119，SW10-P120，SW11-P121，SW12-P122，SW13-P125，SW14-P126，SW15-P127，SW16-P128。同時(shí)與數(shù)據(jù)開(kāi)關(guān)和CPLD相應(yīng)引腳相連的還有16個(gè)LED顯示管，可以作為輸出使用。在作為輸出時(shí)，不論數(shù)據(jù)開(kāi)關(guān)和脈沖開(kāi)關(guān)為高電平還是低電平，均不影響

42、其狀態(tài)。</p><p>　　脈沖開(kāi)關(guān)（KP1——KP4）與CPLD的管腳的連接情況依次為P103,P104,P111, P112與數(shù)據(jù)開(kāi)關(guān)SW1—SW4復(fù)用CPLD管腳。脈沖開(kāi)關(guān)經(jīng)RS觸發(fā)器去抖動(dòng)之后，便可實(shí)現(xiàn)在數(shù)據(jù)開(kāi)關(guān)為高電平時(shí)產(chǎn)生一個(gè)負(fù)脈沖，在數(shù)據(jù)開(kāi)關(guān)為低電平時(shí)產(chǎn)生一個(gè)正脈沖。此電路極適合作計(jì)數(shù)器，暫存器的脈沖輸入、分析測(cè)試觀察用。</p><p><b>　?。?）數(shù)碼管

43、顯示</b></p><p>　　本實(shí)驗(yàn)器有１0個(gè)數(shù)碼管（SEG1——SEG10），采用共陰極８段LED顯示。其中SEG1——SEG2采用靜態(tài)顯示方式，SEG3——SEG10采用動(dòng)態(tài)掃描顯示方式。</p><p>　　數(shù)碼管SEG1——SEG10與CPLD的對(duì)應(yīng)管腳接法為：</p><p>　　SEG1(a,b,c,d,e,f,g,p)——P161(D4

44、),P162(D5),P163,P164(D6),P166(D7),P167,P168,P169</p><p>　　SEG2(a,b,c,d,e,f,g,p)——P170,P172,P173,P174,P175,P176,P177,P179，其中P169、P179分別接到兩個(gè)數(shù)碼管的小數(shù)點(diǎn)上。其中SEG1、SEG2的８段LED顯示輸入端分別與８?jìng)€(gè)LED管相連且同時(shí)顯示。LED在實(shí)驗(yàn)箱上的標(biāo)志為D17—D32分別

45、對(duì)應(yīng)P161(D4),P162(D5),P163,P164(D6),P166(D7),P167,P168,P169 P170,P172,P173,P174,P175,P176,P177,P179</p><p>　　SEG3——SEG10的共陰公共端G經(jīng)74138譯碼并反相后分別與CPLD的對(duì)應(yīng)管腳相連，74138的A、B、C三個(gè)輸入端分別接到CPLD的187、P186、P180管腳，由其控制實(shí)現(xiàn)各位分時(shí)選通，動(dòng)

46、態(tài)掃描。SEG3——SEG10(a,b,c,d,e,f,g,p)的各段與CPLD引腳的對(duì)應(yīng)關(guān)系為：P189、P190、P191、P192、P193、P195、P196、P197。</p><p><b>　?。?）A／D轉(zhuǎn)換</b></p><p>　　本實(shí)驗(yàn)器A／D轉(zhuǎn)換采用雙AD轉(zhuǎn)換，有8位A／D轉(zhuǎn)換器ADC0809與12位A／D轉(zhuǎn)換器MAX196。對(duì)于ADC080

47、9本實(shí)驗(yàn)器只使用了一路模擬量輸入IN-1，其余７個(gè)模擬量輸入端均接到擴(kuò)展槽COM5。用戶(hù)可實(shí)現(xiàn)最多7路模擬量分時(shí)輸入。ADD-A,ADD-B,ADD-C可選擇地址，分別接到CPLD的對(duì)應(yīng)管腳P36,P37,P38 。START（啟動(dòng)信號(hào)）與ALE（地址鎖存信號(hào)）均接到CPLD的對(duì)應(yīng)管腳P19。時(shí)鐘CLOCK端接到CPLD的對(duì)應(yīng)管腳P40。EOC（轉(zhuǎn)換結(jié)束信號(hào)）接到CPLD的對(duì)應(yīng)管腳P39,Enable對(duì)應(yīng)的管腳P17。8位數(shù)字量輸出端由

48、低（lsb2－8）到高（msb2－1）分別接到CPLD的對(duì)應(yīng)管腳P24，P25，P26，P27，P28，P29，P30，P31。對(duì)于MAX196，其VDD接外電源VCC（+5V），WR寫(xiě)端接與P25，RD讀端接與P24，INT端接與P19，6路輸入與ADC0809復(fù)用，12位輸出（D0—D12）分別接與P26,P27,P28,P29,P30,P31,P36,P37,P38,P39,P40,P41。用戶(hù)可以隨意的使用任意一種。</p

49、><p><b>　?。?）D／A轉(zhuǎn)換</b></p><p>　　在主板上在一個(gè)D／A轉(zhuǎn)換器，DAC0832，參考電壓為VCC（＋5V），數(shù)字量由CPLD輸入到DAC0832的DI0-DI7，與CPLD管腳的對(duì)應(yīng)關(guān)系為：P132－DI0，P133－DI1，P134－DI2，P135－DI3，P136－DI4，P139－DI5，P140－DI6，P141－PDI7，P16

50、—CS。模擬量輸出由J3（COM2）輸出。 </p><p>　?。?）單片機(jī)擴(kuò)展槽及外擴(kuò)槽</p><p>　　在主板上留有一個(gè)模擬單片機(jī)擴(kuò)展槽，用于CPLD模擬單片機(jī)之用，其與CPLD的接口分別為，P0.0—P0.7(39—32)，對(duì)應(yīng)與P44，P45，P46，P47，P53，P54，P55，P56；P1.0—P1.7(1

51、—8)，對(duì)應(yīng)與P57，P58，P60，P61，P62，P63，P64，P65；P2.0—P2.7(21—28)，對(duì)應(yīng)與P75，P74，P73，P71，P70，P69，P68，P67；P3.0—P3.7(10—17)，對(duì)應(yīng)與P83，P85，P86，P87，P88，P89，P90，P92；PSEN腳對(duì)應(yīng)于P194，ALE腳對(duì)應(yīng)與P79；RST腳對(duì)應(yīng)于P18</p><p>　　（7）RS232接口</p>

52、<p>　　TXD（PC）接到RXD（CPLD）的P182；RXD（PC）接到TXD（CPLD）的P93</p><p>　?。?）RS485接口</p><p>　　RS485的DI、RD分別接CPLD的P167、P169管腳，DE、RE并聯(lián)后與CPLD的P168相連。</p><p><b>　?。?）鍵盤(pán)</b></

53、p><p>　　4X4鍵盤(pán)的接口電路如圖3-2所示：CPLD的P120、P121、P122、P125管腳作為掃描碼輸出，分別接到鍵盤(pán)的輸入端，鍵盤(pán)的查詢(xún)輸出接到CPLD的P126、P127、P128、P131四個(gè)管腳上。</p><p><b>　?。?0）擴(kuò)展接口</b></p><p>　　40PIN的擴(kuò)展槽COM6：為了外擴(kuò)使用，在主板上設(shè)置

54、有一個(gè)40PIN的擴(kuò)展槽COM6，該擴(kuò)展槽與標(biāo)準(zhǔn)的51單片機(jī)仿真機(jī)接口兼容,其接口定義如下：1-PO57、2-VCC、3-PO58、4-PO44、5-PO60、6-PO45、7-PO61、8-PO46、9-PO62、10-PO47、11-PO63、12-PO53、13-PO64、14-PO54、15-PO65、16-PO55、17-P18、18-PO56、19-PO83、20-VCC、21-PO85、22-P79、23-PO86、24-

55、PO93、25-PO87、26-PO67、27-PO88、28-PO68、29-PO89、30-PO69、31-PO90、32-PO70、33-PO92、34-PO71、35-XTAL2、36-PO73、37-XTAL1、38-PO74、39-GND、40-PO75。其中POXX表示CPLD的管腳經(jīng)過(guò)電阻后與擴(kuò)展口相連。</p><p>　　26PIN的擴(kuò)展槽COM5：</p><p>　

56、　其與CPLD對(duì)應(yīng)的管腳在主板上已標(biāo)明，此擴(kuò)展槽可供用戶(hù)根據(jù)自己的需要使用，其接口定義如下：1-PO204、2-PO205、3-PO206、4-PO207、5-PO208、6-PO7、7-PO8、8-P09、9-PO10、10-PO11、11-PO12、12-PO13、13-PO14、14-PO15、15-PO16、16-PO17、17-GND、18-DATA2、19-DATA3、20-PO160、21-DATA4、22-DATA5、2

57、3-GND、24-+12V、25- -12V、26-VCC。其中DATA2、DATA3、DATA4、DATA5為CPLD的DATA[7..0]的部分配置管腳。</p><p>　　第三章 PLD正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器的設(shè)計(jì)</p><p><b>　　3.1、設(shè)計(jì)思路</b></p><p>　　電子設(shè)計(jì)自動(dòng)化EDA技術(shù)，是一種以計(jì)算機(jī)為基

58、本工作平臺(tái)，利用計(jì)算機(jī)圖形學(xué)、拓?fù)溥壿媽W(xué)、計(jì)算數(shù)學(xué)以至人工智能學(xué)等多種計(jì)算機(jī)應(yīng)用學(xué)科的最新成果而開(kāi)發(fā)出來(lái)的一整套軟件工具?，F(xiàn)代EDA技術(shù)的基本特征的采用高級(jí)語(yǔ)言描述，具有系統(tǒng)級(jí)仿真和綜合能力，它主要采用并行工程和自頂向下的設(shè)計(jì)方法。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用VHDL、Verilog HDL等硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成

59、具體的門(mén)級(jí)邏輯電路的網(wǎng)表，其隊(duì)?wèi)?yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路或?qū)Ｓ眉呻娐稟SIC。</p><p>　　VHDL即超高速集成電路硬件描述語(yǔ)言。主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，下面我們用VHDL語(yǔ)言設(shè)計(jì)一個(gè)正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器，它由兩個(gè)完全相同的可自加載減法計(jì)數(shù)器cnt8組成，其輸出信號(hào)的高低電平脈寬可分別由兩組8位預(yù)置數(shù)進(jìn)行控制。如果將初始值可預(yù)置的加法計(jì)數(shù)器的溢出信號(hào)作為本計(jì)數(shù)器的初始預(yù)置值

60、加載信號(hào)LD，則可構(gòu)成計(jì)數(shù)初始值自加載方式的加法計(jì)數(shù)器，從而構(gòu)成數(shù)控分頻器。</p><p>　　3.2、脈寬數(shù)控調(diào)制信號(hào)發(fā)生器的頂層VHDL源代碼pwide和自加載加法計(jì)數(shù)器VHDL源代碼cnt8如下：</p><p>　　--1)8位可自加載加法計(jì)數(shù)器的源程序cnt8.vhd</p><p>　　LIBRARY IEEE;</p><p>

61、;　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY CNT8 IS</p><p><b>　　PORT (</b></p><p>　　CLK, LD : IN STD_LOGIC;<

62、;/p><p>　　D : IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　C : OUT STD_LOGIC</p><p><b>　　);</b></p><p><b>　　END CNT8;</b></p><p>　　ARCHIT

63、ECTURE behav OF CNT8 IS</p><p>　　SIGNAL COUNT : STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p><b>　　BEGIN</b></p><p>　　PROCESS( CLK )</p><p><b>　　BEGIN</b>

64、;</p><p>　　IF LD = '1' THEN</p><p>　　COUNT <= D;</p><p>　　ELSE IF CLK'EVENT AND CLK = '1' THEN</p><p>　　COUNT <= COUNT - 1;</p><p&g

65、t;<b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　C<='1' WHEN COUNT="0000" ELSE '0'; </p><

66、p>　　END behav;</p><p>　　--2)正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器的源程序Pwide.VHD</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p&g

67、t;<p>　　ENTITY pwide IS</p><p>　　PORT (CLK1 : IN STD_LOGIC;</p><p>　　A, B : IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　PSOUT,C11,C22 : OUT STD_LOGIC);</p><p>　　EN

68、D pwide;</p><p>　　ARCHITECTURE mixed OF pwide IS</p><p>　　COMPONENT CNT8</p><p>　　PORT (CLK, LD : IN STD_LOGIC;</p><p>　　D : IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p>

69、<p>　　C : OUT STD_LOGIC);</p><p>　　END COMPONENT;</p><p>　　SIGNAL C1, C2 : STD_LOGIC;</p><p>　　SIGNAL LD1, LD2 : STD_LOGIC;</p><p>　　SIGNAL PSINT,PSINT1,PSINT2 :

70、STD_LOGIC;</p><p><b>　　BEGIN</b></p><p><b>　　U1 : CNT8</b></p><p><b>　　PORT MAP</b></p><p>　　( CLK => CLK1,</p><p>

71、　　LD => LD1,</p><p><b>　　D => A,</b></p><p><b>　　C => C1);</b></p><p><b>　　U2 : CNT8</b></p><p><b>　　PORT MAP</b&g

72、t;</p><p>　　( CLK => CLK1,</p><p>　　LD => LD2,</p><p><b>　　D => B,</b></p><p><b>　　C => C2);</b></p><p>　　PROCESS(C1

73、,C2)</p><p><b>　　BEGIN</b></p><p>　　IF C1='1' THEN</p><p>　　PSINT<='0';</p><p>　　ELSE IF C2='1' AND C2'EVENT THEN</p>

74、<p>　　PSINT<='1';</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　LD1 <= NOT PSINT;</p>

75、<p>　　LD2 <= PSINT;</p><p>　　PSOUT <= PSINT;</p><p><b>　　C11<=C1;</b></p><p><b>　　C22<=C2;</b></p><p>　　END mixed;</p>

76、<p>　　3.3、實(shí)驗(yàn)箱上驗(yàn)證</p><p>　　由原理圖確定引腳的鎖定。輸入時(shí)鐘CLK接CLOCK0(用于發(fā)聲時(shí)，接頻率65536Hz)；8位數(shù)控預(yù)置輸入B[3...0]接SW1-P103,SW2-P104,SW3-P111,SW4-P112，另8位數(shù)控預(yù)置輸入A[3...0]接SW5-P113,SW6-P114,SW7-P115,SW8-P116；C1,C2接PLD實(shí)驗(yàn)箱的靜態(tài)數(shù)碼管，輸出PSO

77、UT接發(fā)光二極管。</p><p>　　進(jìn)行硬件驗(yàn)證時(shí)方法如下：通過(guò)輸入控制端A，B信號(hào)脈寬的預(yù)置 看輸出端發(fā)光二極管的發(fā)光情況。（用50MHZ的晶振 通過(guò)分頻得到1秒的頻率）。</p><p>　　3.5、效果及總結(jié)：</p><p>　　設(shè)計(jì)中的cnt8程序是減法計(jì)數(shù) 時(shí)鐘設(shè)為初值為0開(kāi)始 A是正脈寬調(diào)制的控制端，B是負(fù)脈寬調(diào)制的控制端 當(dāng)A輸入量為7(

78、由于是減法運(yùn)算所以從7開(kāi)始減到0就跳轉(zhuǎn)一次) B輸入量為5（從5開(kāi)始減到0就跳轉(zhuǎn)一次） 時(shí) 編譯 通過(guò)就是上面波形顯示。 其中320ns前（一個(gè)周期為20ns）是不可調(diào)制的 之后是可調(diào)制的。 </p><p><b>　　第四章 致謝</b></p><p>　　在此次的畢業(yè)設(shè)計(jì)中，加深了我對(duì)專(zhuān)業(yè)知識(shí)的理解，更加的拓寬了知識(shí)面，是一次非常好的學(xué)習(xí)機(jī)會(huì)，電路調(diào)試所

79、達(dá)到的效果達(dá)到我們先前的預(yù)測(cè)，并通過(guò)同組同學(xué)的彼此間的合作，加深了彼此間的交流和團(tuán)結(jié)合作，我想這個(gè)是難能可貴的。</p><p>　　此次畢業(yè)設(shè)計(jì)是我大學(xué)生活重要的一步。從最初的選題，開(kāi)題到寫(xiě)論文直到完成論文。其間，查找資料，老師指導(dǎo)，與同學(xué)交流，反復(fù)修改論文，每一個(gè)過(guò)程都是對(duì)自己能力的一次檢驗(yàn)和充實(shí)。 通過(guò)這次實(shí)踐，我了解了PLD編程的用途及工作原理，熟悉了PLD的設(shè)計(jì)步驟，鍛煉了設(shè)計(jì)實(shí)踐能力，培養(yǎng)了自己獨(dú)立設(shè)

80、計(jì)能力。此次畢業(yè)設(shè)計(jì)是對(duì)我專(zhuān)業(yè)知識(shí)和專(zhuān)業(yè)基礎(chǔ)知識(shí)一次實(shí)際檢驗(yàn)和鞏固，同時(shí)也是走向工作崗位前的一次熱身。 畢業(yè)設(shè)計(jì)收獲很多，比如學(xué)會(huì)了查找相關(guān)資料相關(guān)標(biāo)準(zhǔn)，分析數(shù)據(jù)，提高了自己的制作能力。 </p><p>　　但是畢業(yè)設(shè)計(jì)也暴露出自己專(zhuān)業(yè)基礎(chǔ)的很多不足之處。比如缺乏綜合應(yīng)用專(zhuān)業(yè)知識(shí)的能力，對(duì)材料的不了解等等。由于時(shí)間有限，未能對(duì)其仔細(xì)檢查也感到遺憾。這次實(shí)踐是對(duì)自己大學(xué)三年所學(xué)的一次大檢閱，使我明白自己知識(shí)還很

81、不全面。馬上要畢業(yè)了，自己的求學(xué)之路還很長(zhǎng)，以后更應(yīng)該在工作實(shí)踐中不斷學(xué)習(xí)，努力使自己 成為一個(gè)對(duì)社會(huì)有所貢獻(xiàn)的人。</p><p>　　本設(shè)計(jì)是在老師的精心指導(dǎo)和鼓勵(lì)下完成的，老師深厚扎實(shí)的學(xué)識(shí)，嚴(yán)謹(jǐn)?shù)膶W(xué)風(fēng)和真誠(chéng)謙遜的品質(zhì)，使我在這次設(shè)計(jì)過(guò)程中收益匪淺。老師在設(shè)計(jì)方面對(duì)我的指導(dǎo)和幫助令我終身難忘。在此，謹(jǐn)向老師表示衷心的感謝！</p><p>　　感謝所有支持和幫助過(guò)我的同學(xué)和老師！&l

82、t;/p><p>　　此外，我還要感謝在我的論文中所有被援引過(guò)的文獻(xiàn)的作者們，他們是我的知識(shí)之源！</p><p>　　最后，再次向所有給予我?guī)椭凸膭?lì)的同學(xué)和老師致以最誠(chéng)摯的謝意！</p><p><b>　　附錄</b></p><p><b>　　參考文獻(xiàn)：</b></p><

83、p>　　1、EDA 技術(shù)及應(yīng)用 譚會(huì)生 張昌凡 編著</p><p>　　2、武漢教育學(xué)院學(xué)報(bào) 張霞 華中理工大學(xué)漢口分校 2001年12月</p><p>　　3、潘松 VHDL 實(shí)用教程【M】成都：電子科技大學(xué)出版社，2000.</p><p>　　4、李廣軍 可編程ASIC設(shè)計(jì)與應(yīng)用【M】：電子科技大學(xué)出版社，2000 </p>