計(jì)算機(jī)畢業(yè)論文控制器實(shí)驗(yàn)報(bào)告

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計(jì)算機(jī)畢業(yè)論文控制器實(shí)驗(yàn)報(bào)告_第1頁(yè)

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文檔簡(jiǎn)介

1、　　計(jì)算機(jī)學(xué)科實(shí)驗(yàn)基地　　實(shí)驗(yàn)報(bào)告　　實(shí)驗(yàn)類(lèi)型：必修 √ 選修實(shí)驗(yàn)日期：06 年 06 月 28日　　實(shí)驗(yàn)名稱(chēng)：組合邏輯控制器邏輯設(shè)計(jì)　　實(shí)驗(yàn)

2、地點(diǎn)：實(shí)驗(yàn)基地　　學(xué)生姓名：指導(dǎo)教師：　　班級(jí)：評(píng)閱教師：　　同組學(xué)生： 　　計(jì)算機(jī)科學(xué)與工程學(xué)院制

3、　　實(shí)驗(yàn)報(bào)告內(nèi)容：　　實(shí)驗(yàn)?zāi)康?lt;/b>　　理解組合邏輯控制器的結(jié)構(gòu)及功能，理解微命令信號(hào)和時(shí)序信號(hào)的產(chǎn)生，并學(xué)會(huì)如何采用VHDL語(yǔ)言對(duì)硬件邏輯進(jìn)行描述并下載到FPGA芯片中，從而設(shè)計(jì)完成一個(gè)具有組合邏輯控制器功能的芯片。

4、實(shí)驗(yàn)方案與計(jì)劃（對(duì)硬件和項(xiàng)目設(shè)計(jì)）　　模塊結(jié)構(gòu)和功能設(shè)計(jì)　　頂層模塊的功能描述：　　根據(jù)現(xiàn)行指令、控制臺(tái)命令、時(shí)序系統(tǒng)等產(chǎn)生模型機(jī)所需微命令；控制整個(gè)CPU的運(yùn)行。　　輸入：RST /*復(fù)位信號(hào)&l

5、t;p>　　CLK /*系統(tǒng)時(shí)鐘；　　IR_CODE /*指令輸入(16 位)；　　輸出：READ_COM /*讀存儲(chǔ)器；　　WRITE_COM /*寫(xiě)存儲(chǔ)器；　　CPR0_P /*寄存器

6、R0的打入脈沖　　CPR1_P /*寄存器R1的打入脈沖　　CPR2_P /*寄存器R2的打入脈沖　　CPR3_P /*寄存器R3的打入脈沖　　CPC_P /*寄存器C的打入脈沖<

7、/p>　　CPD_P /*寄存器D的打入脈沖　　CPPC_P /*寄存器PC的打入脈沖　　CPSP_P /*寄存器SP的打入脈沖　　CPMBR_P /*寄存器MBR的打入脈沖<

8、;p>　　CPMAR_P /*寄存器MAR的打入脈沖　　CPPSW_P /*寄存器PSW的打入脈沖　　SMBR /*寄存器MBR的置入端;　　SIR /*寄存器IR的置入端;　　EMAR /*寄

9、存器MAR的使能端;　　SELA3 /*選擇器A的選擇控制（3位）　　SELB3 /*選擇器B的選擇控制（3位）　　CON_ALU6 /*ALU的功能控制（6位）　　SHIFT_REG2 /*移位器的控制（2位）—左移、右

10、移、直傳（DM）;　　組合邏輯控制器內(nèi)部框圖：　　1、指令譯碼器　　說(shuō)明：由于譯碼后輸出較多，所以按操作類(lèi)型（IR15—IR12），源寄存器號(hào)（IR11—IR9），源尋址方式（IR8--IR6），目的寄存器號(hào)（IR5—IR3），目的尋址方式（IR2—IR0）分為五個(gè)譯碼器。&

11、lt;/p>　　操作類(lèi)型譯碼 U_OPER_DECOD　　輸入：IR15，IR14，IR13，IR12　　輸出：MOV，ADD，SUB，AND，OR，EOR，COM，NEG，INC，DEG，SL，SR，JMP_RST，JSR　　功能描述表：<

12、;/p>　　源寄存器號(hào)譯碼 U_SREG_DECOD　　輸入：IR11，IR10，IR9　　輸出：S_R0 , S_R1 , S_R2 , S_R3 , S_SP , S_PSW , S_PC　　功能：

13、?。?）源寄存器尋址方式譯碼 U_SADDR_DECOD　　輸入：IR8，IR7，IR6　　輸出：S_ADDR_REG , S_ADDR_INDI , S_ADDR_DECR , S_ADDR_INCR , S_DOUB_INDI , S_ADDR_VARI , S_ADDR_SKP　　功能：

14、　?。?）目的寄存器號(hào)譯碼 U_DREG_DECOD　　輸入：IR5，IR4，IR3　　輸出：D_R0 , D_R1 , D_R2 , D_R3 , D_SP , D_PSW , D_PC　　功能：</p

15、>　　（5）目的寄存器尋址方式譯碼 U_DADDR_DECOD　　輸入：IR2，IR1，IR0　　輸出：D_ADDR_REG , D_ADDR_INDI , D_ADDR_DECR , D_ADDR_INCR , D_DOUB_INDI , D_ADDR_VARI , D_ADDR_SKP<p&

16、gt;　　功能：　　2、時(shí)序發(fā)生器 　　模塊編號(hào)：U_CLOCK_SYSTEM；　　說(shuō)明：模型機(jī)的時(shí)序系統(tǒng)采取三級(jí)時(shí)序（工作周期，時(shí)鐘周期，工作脈沖）　?。?）工作周期

17、　　模型機(jī)設(shè)置六種工作周期狀態(tài)，用六個(gè)周期狀態(tài)觸發(fā)器作為它們的標(biāo)志。某一時(shí)期內(nèi)只有其中一個(gè)周期狀態(tài)觸發(fā)器為1，指明CPU現(xiàn)在所處的工作周期狀態(tài)，為該階段的工作提供時(shí)間標(biāo)志與依據(jù)。由于暫時(shí)不考慮中斷與DMA，所以只設(shè)置四個(gè)工作周期。　　1）取指周期FT　　2）源周期ST</b&

18、gt;　　3）目的周期DT　　4）執(zhí)行周期ET　　不同類(lèi)型指令所需的工作周期可能不同。在每一工作周期結(jié)束前，判斷下一個(gè)周期狀態(tài)是什么，并為此準(zhǔn)備好進(jìn)入該周期的條件，如發(fā)出電位信號(hào)1ST等，到本周期結(jié)束的時(shí)刻，實(shí)現(xiàn)周期狀態(tài)的定時(shí)切換。1FT

19、=FT_SET_1　?。?）時(shí)鐘周期（節(jié)拍） U_CLOCK_CIRCLE　　以主存訪(fǎng)問(wèn)周期所需時(shí)間為時(shí)間周期的寬度。一個(gè)工作周期包含若干節(jié)拍，根據(jù)不同指令的需要，節(jié)拍數(shù)可變。設(shè)計(jì)一個(gè)時(shí)鐘周期計(jì)數(shù)器T，從T=0開(kāi)始進(jìn)入一個(gè)計(jì)數(shù)循環(huán)，表示進(jìn)入新的工作周期。如果本工作周期還需延長(zhǎng)，則發(fā)T+1，計(jì)數(shù)器T將繼續(xù)計(jì)數(shù)，開(kāi)始新的節(jié)拍。如果本工作周期應(yīng)當(dāng)結(jié)束，

20、則發(fā)命令T=0。計(jì)數(shù)器T的狀態(tài)經(jīng)譯碼產(chǎn)生節(jié)拍狀態(tài)，如：T0，T1，T2…等，作為分步操作的時(shí)間標(biāo)志。　　工作脈沖 U_CLOCK_PULSE　　模型機(jī)在每個(gè)時(shí)鐘周期的末尾發(fā)一個(gè)工作脈沖P，作為各種同步脈沖的來(lái)源。工作脈沖P的前沿作為打入寄存器的定時(shí)，標(biāo)志一個(gè)數(shù)據(jù)通路操作的完成。P的后沿作為周期切換的定時(shí)，在此時(shí)刻對(duì)時(shí)鐘周期計(jì)數(shù)器T計(jì)數(shù)、打入新的工作周期狀

21、態(tài)。　　分頻系數(shù)的選取F_CLK：P的周期為訪(fǎng)存所需時(shí)間。　　3、編碼器　?。?）輸入選擇器A的控制信號(hào)的編碼 U_CODE_SELA　　輸入：R0_TO_A , R1_TO_A , R2_TO_A , R3_TO_A , C_TO

22、_A , D_TO_A , PC_TO_A , SP_TO_A;　　輸出：SEL_A 　　功能：　?。?）輸入選擇器B的控制信號(hào)的編碼 U_CODE_SELB　　輸入：R0_TO_B , R1_

23、TO_B , R2_TO_B , R3_TO_B , C_TO_B , D_TO_B , PSW_TO_B , MBR_TO_B;　　輸出：SEL_B 　　功能：　?。?）ALU的控制信號(hào)編碼 U_CODE_ALU_CON6</p

24、>　　輸入：A，B，A_ADD_B, A_SUB_B, A_COM,　　B_COM, A_ADD_1, A_SUB_1, A_NEG, 　　A_AND_B, A_OR_B, A_EOR_B;　　輸出：ALU_CON6　　功能：

25、　　ALU_CON6=S3S2S1S0 & M & C0　　4、微操作信號(hào)發(fā)生器 　?。?）指令流程圖（見(jiàn)附件1）　?。?）指令操作時(shí)間表（見(jiàn)附件2）　?。?）微命令信號(hào)的綜合和化簡(jiǎn)（見(jiàn)附件

26、3）　　三、實(shí)驗(yàn)過(guò)程理解與描述　　● 經(jīng)過(guò)整理的數(shù)據(jù)及表格　　1、設(shè)計(jì)輸入（用MODELSIM 5.6仿真軟件）　　原程序（見(jiàn)附件4）　　2、模塊的功能仿真（用MODELSIM 5.6仿真軟件

27、）　?。?）輸入信號(hào)激勵(lì)　　設(shè)計(jì)仿真測(cè)試程序TESTBENCH（見(jiàn)附件5）　　（2）啟動(dòng)仿真程序　?。?）輸出結(jié)果(波形圖) ：被測(cè)試的指令I(lǐng)R_CODE=0000001001010010

28、 　　即MOV （R1），-（R2）；　　3、編譯（用MAX+PLUS2 9.5）　　目標(biāo)器件為EPF10K10LC84-4　　編譯后產(chǎn)生一個(gè)SRAM目標(biāo)文件（.sof） 　　4、時(shí)序仿真（用MAX+PLUS2 9.

29、5）　　（1）傳播延遲分析　?。?）時(shí)序邏輯電路性能分析　?。?）建立和保持時(shí)間分析　　5、器件編程（用MAX+PLUS2 9.5）　　編程電纜是ByteBlaster;

30、　　編程文件是編譯后產(chǎn)生一個(gè)SRAM目標(biāo)文件　　編程器件是EPF10K10LC84-4　　實(shí)驗(yàn)記錄的分析、討論與結(jié)論　　從被測(cè)試的指令MOV （R1），-（R2）的仿真波形圖可以看出，F(xiàn)T0，ST0，ST1，ST2，ET0，ET2幾個(gè)時(shí)鐘中所發(fā)的微命令都正確。<

31、p>　　實(shí)驗(yàn)小結(jié)　　本次實(shí)驗(yàn)基本能滿(mǎn)足預(yù)定要求，時(shí)序、邏輯功能正確，文檔健全。　　對(duì)指定問(wèn)題的回答　　● 需要學(xué)生回答的問(wèn)題　　工作脈沖如何產(chǎn)生？簡(jiǎn)述工作脈沖的作用。

32、　　答：工作脈沖從系統(tǒng)時(shí)鐘分頻得到，分頻系數(shù)由訪(fǎng)存周期決定；工作脈沖的前沿作為打入寄存器的定時(shí)，其后沿作為周期切換的定時(shí)，在此刻對(duì)時(shí)鐘周期計(jì)數(shù)器T計(jì)數(shù)、打入新的工作周期狀態(tài)。　　● 實(shí)驗(yàn)前對(duì)學(xué)生的特殊要求　　深刻理解組合邏輯控制器結(jié)構(gòu)功能，熟悉VHDL語(yǔ)言，能熟練運(yùn)用相關(guān)開(kāi)發(fā)工具。<b&g

33、t;　　對(duì)實(shí)驗(yàn)的評(píng)價(jià)和建議　　本實(shí)驗(yàn)?zāi)茏寣W(xué)生加深對(duì)組合邏輯控制器組織結(jié)構(gòu)及功能的理解，以及學(xué)會(huì)如何在具體的應(yīng)用環(huán)境中綜合運(yùn)用VHDL語(yǔ)言進(jìn)行硬件描述及功能模擬，但所描述的對(duì)象結(jié)構(gòu)簡(jiǎn)化無(wú)實(shí)際應(yīng)用意義，建議增加實(shí)驗(yàn)的實(shí)際應(yīng)用性。　　實(shí)驗(yàn)附件

34、　有關(guān)程序　　library IEEE;　　use IEEE.STD_LOGIC_1164.ALL;　　use IEEE.STD_LOGIC_ARITH.ALL;　　use IEEE.STD_LOGIC_UNSIGNED.ALL;

35、　　entity cpu_control is　　Port ( 　　ir_code : in std_logic_vector(15 downto 0);　　pulse : in std_logic;<p&g

36、t;　　reset : in std_logic; --reset clock pulse 　　cppsw_p : out std_logic;　　sela3 : out std_logic_vector(2 downto 0);　　selb3 : ou

37、t std_logic_vector(2 downto 0);　　con_alu6 : out std_logic_vector(5 downto 0);　　shift_reg2 : out std_logic_vector(1 downto 0);　　read_com: out std_logic;&l

38、t;/p>　　write_com: out std_logic;　　smbr : out std_logic;　　sir : out std_logic;　　emar : out std_logic;　　cpmbr_p

39、 : out std_logic;　　cpmar_p : out std_logic; 　　cpr0_p: out std_logic;　　cpr1_p: out std_logic;　　cpr2_p: out std_logic;

40、　　cpr3_p: out std_logic;　　cpc_p : out std_logic;　　cpd_p : out std_logic;　　cppc_p: out std_logic;　　cpsp_p: out std_l

41、ogic;　　int_en : out std_logic;---------------------------------------------------------　　intr : in std_logic; --------------------------------------------------------- &

42、lt;/p>　　inta : out std_logic;---------------------------------------------------------　　psw_flag: in std_logic_vector(5 downto 0);　　inta_it3 : out std_logic

43、 　　);　　end cpu_control;　　architecture cpu_control_arch of cpu_control is　　component oper_decoder ---------------

44、------------------------------------------------　　Port (　　ir15_12 : in std_logic_vector(3 downto 0);　　op_mov :out std_logic;&l

45、t;p>　　op_add :out std_logic;　　op_sub :out std_logic;　　op_and :out std_logic;　　oP_or :out std_logic;　　op_eor :out std_logic;

46、;　　op_com :out std_logic;　　op_neg :out std_logic;　　op_inc :out std_logic;　　op_dec :out std_logic;　　op_sl :out std_logic;<

47、/p>　　op_sr :out std_logic;　　op_jmp_rst :out std_logic;　　op_jsr :out std_logic;　　op_sti :out std_logic;　　op_cli: out std

48、_logic);　　end component;　　component code_shift 　　Port ( dm : in std_logic;　　shift_sl : in std_logic;　　shift_sr : in

49、 std_logic;　　shift_reg2 : out std_logic_vector(1 downto 0));　　end component;　　component d_reg_decod 　　Port ( </p&g

50、t;　　ir5_3 :in std_logic_vector(2 downto 0);　　d_r0 :out std_logic;　　d_r1 :out std_logic;　　d_r2 :out std_logic;　　d_r3 :

51、out std_logic;　　d_sp :out std_logic;　　d_psw :out std_logic;　　d_pc :out std_logic;　　d_tmp :out std_logic);　　en

52、d component;　　component daddr_decod 　　Port ( 　　ir2_0 :in std_logic_vector(2 downto 0);　　d_addr_reg :out std_logic;

53、　　d_addr_indi :out std_logic;　　d_addr_decr :out std_logic;　　d_addr_incr :out std_logic;　　d_doub_indi :out std_logic;

54、　　d_addr_vari :out std_logic;　　d_addr_skp :out std_logic;　　d_addr_tmp :out std_logic);　　end component;　　component s_reg

55、_decod 　　Port ( 　　ir11_9 :in std_logic_vector(2 downto 0);　　s_r0 :out std_logic;　　s_r1 :out std_logic;

56、　　s_r2 :out std_logic;　　s_r3 :out std_logic;　　s_sp :out std_logic;　　s_psw :out std_logic;　　s_pc :out std_logic;</p

57、>　　s_tmp :out std_logic);　　end component;　　component saddr_decod 　　Port ( 　　ir8_6 :in std_logic_vector

58、(2 downto 0);　　s_addr_reg :out std_logic;　　s_addr_indi :out std_logic;　　s_addr_decr :out std_logic;　　s_addr_incr :out std_logic

59、;　　s_doub_indi :out std_logic;　　s_addr_vari :out std_logic;　　s_addr_skp :out std_logic;　　s_addr_tmp :out std_logic);

60、　　end component;　　component code_selb 　　Port (　　r0_to_b :in std_logic;　　r1_to_b :in std_logic;

61、　　r2_to_b :in std_logic;　　r3_to_b :in std_logic;　　C_to_b :in std_logic;　　D_to_b :in std_logic;　　psw_to_b :in std_logic; <

62、/p>　　mbr_to_b :in std_logic; 　　sel_b :out std_logic_vector(2 downto 0) );　　end component;　　component code_sela

63、　　Port ( 　　r0_to_a :in std_logic;　　r1_to_a :in std_logic;　　r2_to_a :in std_logic;　　r3_to_a :in std_logic;

64、　　C_to_a :in std_logic;　　D_to_a :in std_logic;　　sp_to_a :in std_logic; 　　pc_to_a :in std_logic; 　　sel_a :out std_logic_vector(2 dow

65、nto 0)　　);　　end component;　　component code_alu 　　Port ( 　　op_a:in std_logic;&

66、lt;/p>　　op_b:in std_logic;　　a_add_b:in std_logic;　　a_sub_b:in std_logic;　　a_com:in std_logic;　　b_com:in std_logic;</p&g

67、t;　　a_add_1:in std_logic;　　a_sub_1:in std_logic;　　a_neg:in std_logic;　　a_and_b:in std_logic;　　a_or_b:in std_logic;

68、　　a_eor_b:in std_logic;　　reset : in std_logic;　　alu_con6:out std_logic_vector(5 downto 0)　　);　　end componen

69、t;　　signal op_mov : std_logic;　　signal op_add : std_logic;　　signal op_sub : std_logic;　　signal op_and : std_logic;<

70、p>　　signal oP_or : std_logic;　　signal op_eor : std_logic;　　signal op_com : std_logic;　　signal op_neg : std_logic;　　signal op_in

71、c : std_logic;　　signal op_dec : std_logic;　　signal op_sl : std_logic;　　signal op_sr : std_logic;　　signal op_jmp : std_logic;</p

72、>　　signal op_jsr : std_logic;　　signal op_sti : std_logic;　　signal op_cli : std_logic;　　signal s_r0 : std_logic;　　sig

73、nal s_r1 : std_logic;　　signal s_r2 : std_logic;　　signal s_r3 : std_logic;　　signal s_sp : std_logic;　　signal s_psw : std_lo

74、gic;　　signal s_pc : std_logic;　　signal s_tmp : std_logic;　　signal d_r0 : std_logic;　　signal d_r1 : std_logic;&l

75、t;p>　　signal d_r2 : std_logic;　　signal d_r3 : std_logic;　　signal d_sp : std_logic;　　signal d_psw : std_logic;　　signal d_p

76、c : std_logic;　　signal d_tmp : std_logic;　　signal s_addr_reg : std_logic;　　signal s_addr_indi : std_logic;　　signal s_addr_

77、decr : std_logic;　　signal s_addr_incr : std_logic;　　signal s_doub_indi : std_logic;　　signal s_addr_vari : std_logic;　　signal

78、 s_addr_skp : std_logic;　　signal s_addr_tmp : std_logic;　　signal d_addr_reg : std_logic;　　signal d_addr_indi : std_logic;

79、;　　signal d_addr_decr : std_logic;　　signal d_addr_incr : std_logic;　　signal d_doub_indi : std_logic;　　signal d_addr_vari : std_logic;

80、　　signal d_addr_skp : std_logic;　　signal d_addr_tmp : std_logic;　　signal r0_to_a : std_logic;　　signal r1_to_a : std_logic;&l

81、t;p>　　signal r2_to_a : std_logic;　　signal r3_to_a : std_logic;　　signal C_to_a : std_logic;　　signal D_to_a : std_logic;　　signal

82、 sp_to_a : std_logic; 　　signal pc_to_a : std_logic;　　signal r0_to_b : std_logic;　　signal r1_to_b : std_logic;　　signal r2_to_b : s

83、td_logic;　　signal r3_to_b : std_logic;　　signal C_to_b : std_logic;　　signal D_to_b : std_logic;　　signal psw_to_b : std_logic; <

84、/p>　　signal mbr_to_b : std_logic; 　　signal op_a: std_logic;　　signal op_b: std_logic;　　signal a_add_b: std_logic;

85、signal a_sub_b: std_logic;　　signal a_com: std_logic;　　signal a_add_1: std_logic;　　signal a_sub_1: std_logic;　　signal a_neg: std_log

86、ic;　　signal a_and_b: std_logic;　　signal a_or_b: std_logic;　　signal a_eor_b: std_logic;　　signal dm : std_logic;&

87、lt;p>　　signal shift_sl : std_logic;　　signal shift_sr : std_logic;　　signal dou_oper : std_logic; ---double operator　　signal sin_oper : std

88、_logic; ---single operator　　signal two_oper : std_logic;　　signal zero_oper : std_logic;　　signal zero_temp : std_logic;　　signa

89、l condition : std_logic;　　type state_type is (initial,ft0,st0,st1,st2,st3,st4,dt0,dt1,dt2,dt3,dt4,et0,et1,et2,et3,it0,it1,it2,it3,it4,it5);　　signalpresent_state,next_state : s

90、tate_type;　　signal ft0_to_st0 : std_logic;　　signal ft0_to_dt0 : std_logic;　　signal ft0_to_et0 : std_logic;　　signal st0_t

91、o_st1 : std_logic;　　signal st1_to_st2 : std_logic;　　signal st1_to_dt0 : std_logic;　　signal st1_to_et0 : std_logic;

92、signal st2_to_st3 : std_logic;　　signal st2_to_dt0 : std_logic;　　signal st2_to_et0 : std_logic;　　signal st3_to_st4 : std_logic;

93、　　signal st4_to_dt0 : std_logic;　　signal st4_to_et0 : std_logic;　　signal dt0_to_dt1 : std_logic;　　signal dt0_to_et0 : std_logic

94、;　　signal dt1_to_dt2 : std_logic;　　signal dt1_to_et0 : std_logic;　　signal dt2_to_dt3 : std_logic;　　signal dt2_to_et0

95、 : std_logic;　　signal dt3_to_dt4 : std_logic;　　signal dt3_to_et0 : std_logic;　　signal dt4_to_et0 : std_logic;　　signal

96、 et0_to_et1 : std_logic;　　signal et0_to_et2 : std_logic;　　signal et0_to_ft0 : std_logic;　　signal et1_to_et2 : std_logic;<p&

97、gt;　　signal et1_to_ft0 : std_logic;　　signal et2_to_et3 : std_logic;　　signal et2_to_ft0 : std_logic;　　signal et3_to_ft0 : std_logic;</p&

98、gt;　　signal et0_to_it0 : std_logic;-----------------------------------------　　signal et1_to_it0 : std_logic;--　　signal et2_to_it0 : std_logic;--</p&g

99、t;　　signal et3_to_it0 : std_logic;-----------------------------------------　　signal it_enter : std_logic;　　begin

100、zero_temp<='0';　　u_oper_deco: oper_decoder　　Port map(　　ir15_12 =>ir_code(15 downto 12),　　op_mov =>op

101、_mov,　　op_add =>op_add,　　op_sub =>op_sub,　　op_and =>op_and,　　oP_or =>oP_or,　　op_eor =>op_eor,</p

102、>　　op_com =>op_com,　　op_neg =>op_neg,　　op_inc =>op_inc,　　op_dec =>op_dec,　　op_sl =>op_sl,<p

103、>　　op_sr =>op_sr,　　op_jmp_rst=> op_jmp,　　op_sti=>op_sti,　　op_cli=>op_cli,　　op_jsr =>op_jsr);　　u_

104、dreg_deco: d_reg_decod 　　Port map( 　　ir5_3=>ir_code(5 downto 3), 　　d_r0 =>d_r0, 　　d_r1 =>d_r1, 　　d_r2 =&g

105、t;d_r2, 　　d_r3 =>d_r3,　　d_sp =>d_sp,　　d_psw =>d_psw,　　d_pc =>d_pc,　　d_tmp =>d_tmp);&

106、lt;p>　　u_daddr_deco: daddr_decod 　　Port map( 　　ir2_0=>ir_code(2 downto 0),　　d_addr_reg =>d_addr_reg,　　d_addr_indi =>d_addr_

107、indi,　　d_addr_decr =>d_addr_decr,　　d_addr_incr =>d_addr_incr,　　d_doub_indi =>d_doub_indi,　　d_addr_vari =>d_addr_vari,</p&

108、gt;　　d_addr_skp =>d_addr_skp,　　d_addr_tmp =>d_addr_tmp);　　u_sreg_deco: s_reg_decod 　　Port map( 　　ir11_9 =>ir_code(

109、11 downto 9),　　s_r0 =>s_r0,　　s_r1 =>s_r1,　　s_r2 =>s_r2,　　s_r3 =>s_r3,　　s_sp =>s_sp,

110、　　s_psw =>s_psw,　　s_pc =>s_pc,　　s_tmp =>s_tmp);　　u_saddr_deco: saddr_decod 　　Port map( 　　ir8_6

111、 =>ir_code(8 downto 6),　　s_addr_reg =>s_addr_reg,　　s_addr_indi =>s_addr_indi,　　s_addr_decr =>s_addr_decr,　　s_addr_i

112、ncr =>s_addr_incr,　　s_doub_indi =>s_doub_indi,　　s_addr_vari =>s_addr_vari,　　s_addr_skp =>s_addr_skp,　　s_addr_tmp

113、 =>s_addr_tmp);　　u_code_sel_b: code_selb 　　Port map(　　r0_to_b =>r0_to_b,　　r1_to_b =>r1_to_b,<

114、p>　　r2_to_b =>r2_to_b,　　r3_to_b =>r3_to_b,　　C_to_b =>C_to_b,　　D_to_b =>D_to_b,　　-- psw_to_b =>psw_to_b, ---------

115、---------------------------------------------------　　psw_to_b=>zero_temp,　　mbr_to_b =>mbr_to_b,　　sel_b =>selb3);　　u_code_sel_a

116、: code_sela 　　Port map( 　　r0_to_a =>r0_to_a,　　r1_to_a =>r1_to_a,　　r2_to_a =>r2_to_a,　　r3_to_a =>r3_to_a

117、,　　C_to_a =>C_to_a,　　D_to_a =>D_to_a,　　sp_to_a =>sp_to_a,　　pc_to_a =>pc_to_a,　　sel_a =>sela3);&l

118、t;/p>　　u_cod_alu: code_alu 　　Port map( 　　op_a=>op_a,　　op_b=>op_b,　　a_add_b=>a_add_b,　　a_sub_

119、b=>a_sub_b,　　a_com=>a_com,　　-- b_com=>b_com,　　b_com=>zero_temp,　　a_add_1=>a_add_1,　　a_sub_1=>a_s

120、ub_1,　　a_neg=>a_neg,　　a_and_b=>a_and_b,　　a_or_b=>a_or_b,　　a_eor_b=>a_eor_b,　　reset =>reset,

121、;　　alu_con6=>con_alu6);　　u_cod_sh: code_shift 　　Port map( 　　dm =>dm,　　shift_sl =>shift_sl,　　s

122、hift_sr =>shift_sr,　　shift_reg2 =>shift_reg2);　　u_pulse: process(pulse)　　begin　　if pulse'event and pulse=&#

123、39;0' then 　　present_state <= next_state;　　end if;　　end process;　　u_state: process(present_state,reset,ft0_to_

124、st0,ft0_to_dt0,ft0_to_et0,st0_to_st1,st1_to_st2,　　st1_to_dt0,st1_to_et0,st2_to_st3,st2_to_dt0,st2_to_et0,st3_to_st4,　　st4_to_dt0,st4_to_et0,dt0_to_dt1,dt0_to_et0,dt1_to_dt2,dt1_t

125、o_et0,　　dt2_to_dt3,dt2_to_et0,dt3_to_dt4,dt3_to_et0,dt4_to_et0,et0_to_et1,　　et0_to_et2,et0_to_ft0,et1_to_et2,et1_to_ft0,et2_to_et3,et2_to_ft0,　　et3_to_ft0 ,e

126、t0_to_it0,et1_to_it0,et2_to_it0,et3_to_it0　　)　　begin　　case present_state is　　when initial => if

127、 reset = '1' then 　　next_state <= ft0;　　end if;　　int_en <= '1'; ------------------------------------------

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