sopceda綜合課程設(shè)計(jì)報(bào)告---智力搶答器

1、<p>　　SOPC/EDA綜合課程設(shè)計(jì)報(bào)告</p><p>　　設(shè)計(jì)題目： 智力搶答器</p><p>　　設(shè) 計(jì) 者： 學(xué) 號(hào)： </p><p>　　班 級(jí)： </p><p>　　指導(dǎo)老師： </p><p>　　完成時(shí)間： &

2、lt;/p><p><b>　　目錄</b></p><p>　　第一章 智力搶答器的設(shè)計(jì)方案分析…...................................................................3</p><p>　　第一節(jié) 基于VHDL的智能搶答器………………………………………………3</p>

3、<p>　　1.1.1設(shè)計(jì)目的及要求……………..........................................................3</p><p>　　1.1.2設(shè)計(jì)分析與設(shè)計(jì)思路……………………………………………….4</p><p>　　第二章 搶答器各模塊的原理及介紹………………………………………………………5</p>&l

4、t;p>　　第一節(jié) 系統(tǒng)的框圖及介紹……………………………………………………..5</p><p>　　2.1.1結(jié)構(gòu)框圖及系統(tǒng)框圖……………………………………………5</p><p>　　第二節(jié) 模塊的介紹………………………………………………………………5</p><p>　　2.2.1搶答鑒別模塊QDJB……………………………………………5</p&g

5、t;<p>　　2.2.2計(jì)時(shí)模塊JSQ……………………………………………………6</p><p>　　2.2.3記分模塊JFQ……………………………………………………6</p><p>　　2.2.4譯碼器顯示模塊YMQ…………………………………………..7</p><p>　　第三節(jié) 搶答器的VHDL源程序…………………………………………..…..

6、8</p><p>　　2.3.1各模塊的VHDL源程序…..…...…………………………………8</p><p>　　一、搶答鑒別模塊QDJB的VHDL源程序……………………..........8</p><p>　　二、計(jì)時(shí)模塊JSQ的VHDL源程序………………………………….9</p><p>　　三、記分模塊JFQ的VHDL源程序……

7、…………………………...10</p><p>　　四、譯碼顯示模塊YMQ的VHDL源程序…………………………12</p><p>　　五、頂層原理圖文件………………………………………………….14</p><p>　　第三章 仿真波形…………………………………………………………………………..…15</p><p>　　第一節(jié) 仿真波形……

8、……………………………………………………………15</p><p>　　3.1.1搶答鑒別模塊QDJB………………………………………….15</p><p>　　3.1.2計(jì)時(shí)模塊JSQ…………………………………………………15</p><p>　　3.1.3記分模塊JFQ…………………………………………………16</p><p>　　3.1

9、.4 譯碼顯示模塊YMQ…………………………………….16</p><p>　　第四章 附錄……..………………………………………………………………..…18</p><p>　　4.1結(jié)束語(yǔ)….…………………………………………………………18</p><p>　　4.2參考文獻(xiàn)………………………………………………………….19 </p><p&

10、gt;　　4.3共陰極七段數(shù)碼管……………………………………………….20</p><p><b>　　第一章</b></p><p>　　智力搶答器的設(shè)計(jì)方案分析</p><p>　　第一節(jié)、基于VHDL的智能搶答器</p><p>　　1.1.1設(shè)計(jì)目的及要求</p><p>　　EDA技術(shù)就

11、是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。</p><p>　　利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以

12、將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理完成。</p><p>　　現(xiàn)在對(duì)EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門(mén)廣泛使用。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本文所指的EDA技術(shù)，主要針

13、對(duì)電子電路設(shè)計(jì)、PCB設(shè)計(jì)和IC設(shè)計(jì)。EDA設(shè)計(jì)可分為系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)。</p><p>　　對(duì)于迅猛發(fā)展的EDA技術(shù)的綜合應(yīng)用，從EDA技術(shù)的綜合應(yīng)用系統(tǒng)的深度來(lái)分，可分為3個(gè)層次：① 功能電路模塊的設(shè)計(jì)；② 算法實(shí)現(xiàn)電路模塊的設(shè)計(jì)；③ 片上系統(tǒng)/嵌入式系統(tǒng)/現(xiàn)代DSP系統(tǒng)的設(shè)計(jì)。    從EDA技術(shù)的綜合應(yīng)用系統(tǒng)的最終主要硬件構(gòu)成來(lái)分，已出現(xiàn)6種形式：   &#

14、160;① CPLD/FPGA系統(tǒng)；② "CPLD/FPGA+MCU"系統(tǒng)；③ "CPLD/FPGA+專(zhuān)用DSP處理器"系統(tǒng)；④ 基于FPGA實(shí)現(xiàn)的現(xiàn)代DSP系統(tǒng)；⑤ 基于FPGA實(shí)現(xiàn)的SOC片上系統(tǒng)；⑥ 基于FPGA實(shí)現(xiàn)的嵌入式系統(tǒng)。    從EDA技術(shù)的綜合應(yīng)用系統(tǒng)的完善層次來(lái)分，可分為3個(gè)層次：①"EDA綜</p><p>　　合系統(tǒng)

15、"主體電路的設(shè)計(jì)、仿真及硬件驗(yàn)證；②"EDA綜合系統(tǒng)"主體電路的設(shè)計(jì)、仿真、硬件驗(yàn)證+系統(tǒng)外圍電路PCB的設(shè)計(jì)與制作；③"EDA綜合系統(tǒng)"主體電路的設(shè)計(jì)、仿真、硬件驗(yàn)證+系統(tǒng)整體電路PCB的設(shè)計(jì)與制作及系統(tǒng)的組裝、調(diào)試。</p><p>　　在許多比賽活動(dòng)中，為了準(zhǔn)確、公正、直觀地判斷出第一搶答者，通常設(shè)置一臺(tái)搶答器，通過(guò)數(shù)顯、燈光及音響等多種手段指示出第一搶答者

16、。同時(shí)，還可以設(shè)置計(jì)分、犯規(guī)及獎(jiǎng)懲計(jì)錄等多種功能。本設(shè)計(jì)的具體要求是： </p><p>　　(1) 設(shè)計(jì)制作一個(gè)可容納四組參賽者的數(shù)字智力搶答器，每組設(shè)置一個(gè)搶答按鈕供搶答者使用。</p><p>　　(2) 電路具有第一搶答信號(hào)的鑒別和鎖存功能。</p><p>　　(3) 設(shè)置計(jì)分電路。 </p><p>　　(4) 設(shè)置犯規(guī)電路。

17、</p><p>　　1.1.2設(shè)計(jì)分析與設(shè)計(jì)思路：</p><p>　　根據(jù)系統(tǒng)設(shè)計(jì)要求可知，系統(tǒng)的輸入信號(hào)有：各組的搶答按鈕A、B、C、D，系統(tǒng)清零信號(hào)CLR,系統(tǒng)時(shí)鐘信號(hào)CLK，計(jì)分復(fù)位端RST，加分按鈕端ADD，計(jì)時(shí)預(yù)置控制端LDN，計(jì)時(shí)使能端EN，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕TA、TB；系統(tǒng)的輸出信號(hào)有：四個(gè)組搶答成功與否的指示燈控制信號(hào)輸出口LEDA、LESB、LEDC、LEDD，四個(gè)

18、組搶答時(shí)的計(jì)時(shí)數(shù)碼顯示控制信號(hào)若干，搶答成功組別顯示的控制信號(hào)若干，各組計(jì)分動(dòng)態(tài)顯示的控制信號(hào)若干。本系統(tǒng)應(yīng)具有的功能有：第一搶答信號(hào)的鑒別和鎖存功能；搶答計(jì)時(shí)功能；各組得分的累加和動(dòng)態(tài)顯示功能；搶答犯規(guī)記錄功能。</p><p><b>　　第二章</b></p><p>　　搶答器各模塊的原理及介紹</p><p>　　第一節(jié)、系統(tǒng)的框圖及

19、介紹</p><p>　　2.1.1結(jié)構(gòu)框圖及系統(tǒng)框圖</p><p>　　圖2.1搶答器系統(tǒng)及結(jié)構(gòu)框圖</p><p>　　原理分析：將電路分為三個(gè)主要模塊：搶答鑒別模塊QDJB；計(jì)時(shí)模塊JSQ；記分模塊JFQ。可用靜態(tài)顯示，使用4個(gè)數(shù)碼管，兩個(gè)顯示計(jì)時(shí)，一個(gè)顯示組別，一個(gè)顯示分?jǐn)?shù)。</p><p><b>　　第二節(jié)、模塊的介紹

20、</b></p><p>　　2.2.1搶答鑒別模塊QDJB</p><p><b>　　圖2.2 QDJB</b></p><p>　　在搶答鑒別電路設(shè)計(jì)中，A、B、C、D四組搶答，理論上應(yīng)該有16種可能情況，但實(shí)際上由于芯片反應(yīng)速度快到一定程度時(shí)，兩組以上同時(shí)搶答成功的可能性非常小，因此我們可設(shè)計(jì)成只有四種情況，這大大簡(jiǎn)化了電路

21、的設(shè)計(jì)復(fù)雜性。</p><p>　　2.2.2計(jì)時(shí)模塊JSQ</p><p><b>　　圖2.3 JSQ</b></p><p>　　本系統(tǒng)中的計(jì)時(shí)器電路既有計(jì)時(shí)初始值的預(yù)置功能，又有減計(jì)數(shù)功能，功能比較齊全。其中初始值的預(yù)置功能是將時(shí)間的兩位數(shù)（單位為秒）分解成兩個(gè)數(shù)分別進(jìn)行預(yù)置，默認(rèn)時(shí)間為60秒倒計(jì)時(shí)。TA、TB端分別預(yù)置兩位數(shù)值，再經(jīng)過(guò)

22、LDN端確認(rèn)所置時(shí)間，EN端為高電平后開(kāi)始計(jì)時(shí)。每個(gè)數(shù)的預(yù)置則采用高電平計(jì)數(shù)的方式進(jìn)行，CLK接時(shí)鐘信號(hào)，操作簡(jiǎn)潔。</p><p>　　2.2.3記分模塊JFQ</p><p><b>　　圖2.4 JFQ</b></p><p>　　在計(jì)分器電路的設(shè)計(jì)中，按照一般的設(shè)計(jì)原則，按一定數(shù)進(jìn)制進(jìn)行加減即可，但是隨著計(jì)數(shù)數(shù)目的增加，要將計(jì)數(shù)數(shù)目分

23、解成十進(jìn)制并進(jìn)行譯碼顯示分變得越來(lái)越麻煩。因此為了減少譯碼顯示的麻煩，一般是將一個(gè)大的進(jìn)制數(shù)分解成數(shù)個(gè)十進(jìn)制以?xún)?nèi)的時(shí)制數(shù)，計(jì)數(shù)器串級(jí)連接。但隨著位數(shù)的增加，電路的接口增加因此本設(shè)計(jì)采用IF語(yǔ)句從低往高判斷是否有進(jìn)位，以采取相應(yīng)的操作，而且由于設(shè)計(jì)要求加減分均為10的倍數(shù)故而可以將個(gè)位一直設(shè)為0，這樣既減少了接口，又大大地簡(jiǎn)化了設(shè)計(jì)。</p><p>　　2.2.4譯碼器顯示模塊YMQ</p><

24、;p><b>　　圖2.5 YMQ</b></p><p>　　本譯碼器用于將搶答鑒別模塊搶答成功的組別和計(jì)時(shí)器的時(shí)間進(jìn)行顯示，AIN4[3..0]端輸入需顯示的二進(jìn)制數(shù)組，DOUT7[6..0]端輸出顯示在數(shù)碼管，顯示顯示范圍為0~9。</p><p>　　第三節(jié)、搶答器的VHDL源程序</p><p>　　2.3.1各模塊的VHDL源

25、程序</p><p>　　一、搶答鑒別模塊QDJB的VHDL源程序</p><p>　　LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY QDJB IS  PORT(CLR:  IN STD_LOGIC;        A, B, C, D: 

26、 IN STD_LOGIC; --4個(gè)組       A1,B1,C1,D1:  OUT STD_LOGIC;        STATES:  OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY QDJB; ARCHITECTURE ART

27、OF QDJB ISsignal a_1,b_1,c_1,d_1: STD_LOGIC;  BEGIN  PROCESS(CLR,A,B,C,D) IS  BEGINIF CLR='1' THEN STATES<="0000";</p><p>　　a_1<='0';b_1<='0';c_

28、1<='0';d_1<='0';--清零ELSIF a_1='1' or b_1='1' or c_1='1' or d_1='1' then null;--鎖存，當(dāng)有一組選中時(shí)其他組再搶答沒(méi)作用</p><p>　　ELSIF a='1' then a_1<='1'

29、;</p><p>　　STATES <="0001";ELSIF b='1' then b_1<='1';</p><p>　　STATES <="0010";ELSIF c='1' then c_1<='1';</p><p>　　

30、STATES <="0011";ELSIF d='1' then d_1<='1';</p><p>　　STATES <="0100";END IF;a1<=a_1;b1<=b_1;c1<=c_1;d1<=d_1;  END PROCESS; END ARCHITECTURE A

31、RT;</p><p>　　二、計(jì)時(shí)模塊JSQ的VHDL源程序</p><p>　　LIBRARY IEEE; </p><p>　　USE IEEE.STD_LOGIC_1164.ALL; </p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL; </p><p>　　ENTITY JS

32、Q IS</p><p>　　PORT(CLR,LDN,EN,CLK: IN STD_LOGIC; </p><p>　　TA,TB: IN STD_LOGIC; </p><p>　　QA: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); </p><p>　　QB: OUT STD_LOGIC_VECTOR(3 DOW

33、NTO 0)); </p><p>　　END ENTITY JSQ; </p><p>　　ARCHITECTURE ART OF JSQ IS</p><p>　　SIGNAL DA: STD_LOGIC_VECTOR(3 DOWNTO 0); </p><p>　　SIGNAL DB: STD_LOGIC_VECTOR(3 DOWN

34、TO 0); </p><p><b>　　BEGIN</b></p><p>　　PROCESS(TA,TB,CLR) IS</p><p><b>　　BEGIN</b></p><p>　　IF CLR='1' THEN</p><p>　　DA<

35、="0000"; </p><p>　　DB<="0000"; </p><p><b>　　ELSE</b></p><p>　　IF TA='1' THEN</p><p>　　DA<=DA+'1' ; </p>&

36、lt;p><b>　　END IF; </b></p><p>　　IF TB='1' THEN</p><p>　　DB<=DB+'1'; </p><p><b>　　END IF; </b></p><p><b>　　END IF; &

37、lt;/b></p><p>　　END PROCESS; </p><p>　　PROCESS(CLK)</p><p>　　VARIABLE TMPA: STD_LOGIC_VECTOR(3 DOWNTO 0); </p><p>　　VARIABLE TMPB: STD_LOGIC_VECTOR(3 DOWNTO 0); <

38、/p><p><b>　　BEGIN</b></p><p>　　IF CLR='1' THEN TMPA:="0000"; TMPB:="0110"; </p><p>　　ELSIF CLK'EVENT AND CLK='1' THEN</p><

39、;p>　　IF LDN='1' THEN TMPA:=DA; TMPB:=DB; </p><p>　　ELSIF EN='1' THEN</p><p>　　IF TMPA="0000" THEN</p><p>　　TMPA:="1001"; </p><p>

40、　　IF TMPB="0000" THEN TMPB:="0110"; </p><p>　　ELSE TMPB:=TMPB-1; </p><p><b>　　END IF; </b></p><p>　　ELSE TMPA:=TMPA-1; </p><p><b>

41、　　END IF; </b></p><p><b>　　END IF; </b></p><p><b>　　END IF; </b></p><p>　　QA<=TMPA; QB<=TMPB; </p><p>　　END PROCESS; </p><

42、;p><b>　　END ART; </b></p><p>　　三、記分模塊JFQ的VHDL源程序</p><p>　　LIBRARY IEEE; </p><p>　　USE IEEE.STD_LOGIC_1164.ALL; </p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;

43、 </p><p>　　ENTITY JFQ IS</p><p>　　PORT(RST: IN STD_LOGIC; </p><p>　　ADD: IN STD_LOGIC; </p><p>　　CHOS: IN STD_LOGIC_VECTOR(3 DOWNTO 0); </p><p>　　AA2,AA1,A

44、A0,BB2,BB1,BB0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); </p><p>　　CC2,CC1,CC0,DD2,DD1,DD0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); </p><p>　　END ENTITY JFQ ; </p><p>　　ARCHITECTURE ART OF JFQ

45、IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS(RST,ADD,CHOS)</p><p>　　VARIABLE POINTS_A2,POINTS_A1: STD_LOGIC_VECTOR(3 DOWNTO 0); </p><p>　　VARIABLE POINTS_B2,PO

46、INTS_B1: STD_LOGIC_VECTOR(3 DOWNTO 0); </p><p>　　VARIABLE POINTS_C2,POINTS_C1: STD_LOGIC_VECTOR(3 DOWNTO 0); </p><p>　　VARIABLE POINTS_D2,POINTS_D1: STD_LOGIC_VECTOR(3 DOWNTO 0); </p><

47、;p><b>　　BEGIN</b></p><p>　　IF (ADD'EVENT AND ADD='1') THEN</p><p>　　IF RST='1' THEN</p><p>　　POINTS_A2:="0001"; POINTS_A1:="0000&q

48、uot;; </p><p>　　POINTS_B2:="0001"; POINTS_B1:="0000"; </p><p>　　POINTS_C2:="0001"; POINTS_C1:="0000"; </p><p>　　POINTS_D2:="0001";

49、POINTS_D1:="0000"; </p><p>　　ELSIF CHOS="0001" THEN</p><p>　　IF POINTS_A1="1001" THEN</p><p>　　POINTS_A1:="0000"; </p><p>　　IF P

50、OINTS_A2="1001" THEN</p><p>　　POINTS_A2:="0000"; </p><p><b>　　ELSE </b></p><p>　　POINTS_A2:=POINTS_A2+'1'; </p><p><b>　　EN

51、D IF; </b></p><p><b>　　ELSE</b></p><p>　　POINTS_A1:=POINTS_A1+'1'; </p><p><b>　　END IF; </b></p><p>　　ELSIF CHOS="0010"

52、THEN</p><p>　　IF POINTS_B1="1001" THEN</p><p>　　POINTS_B1:="0000"; </p><p>　　IF POINTS_B2="1001" THEN</p><p>　　POINTS_B2:="0000"

53、; </p><p><b>　　ELSE</b></p><p>　　POINTS_B2:=POINTS_B2+'1'; </p><p><b>　　END IF; </b></p><p><b>　　ELSE</b></p><p&g

54、t;　　POINTS_B1:=POINTS_B1+'1'; </p><p><b>　　END IF; </b></p><p>　　ELSIF CHOS="0100" THEN</p><p>　　IF POINTS_C1="1001" THEN</p><p>

55、;　　POINTS_C1:="0000"; </p><p>　　IF POINTS_C2="1001" THEN</p><p>　　POINTS_C2:="0000"; </p><p><b>　　ELSE</b></p><p>　　POINTS_C2:

56、=POINTS_C2+'1'; </p><p><b>　　END IF; </b></p><p><b>　　ELSE</b></p><p>　　POINTS_C1:=POINTS_C1+'1'; </p><p><b>　　END IF; <

57、;/b></p><p>　　ELSIF CHOS="1000" THEN</p><p>　　IF POINTS_D1="1001" THEN</p><p>　　POINTS_D1:="0000"; </p><p>　　IF POINTS_D2="1001&qu

58、ot; THEN</p><p>　　POINTS_D2:="0000"; </p><p><b>　　ELSE</b></p><p>　　POINTS_D2:=POINTS_D2+'1'; </p><p><b>　　END IF; </b></p&

59、gt;<p><b>　　ELSE</b></p><p>　　POINTS_D1:=POINTS_D1+'1'; </p><p><b>　　END IF; </b></p><p><b>　　END IF; </b></p><p><

60、;b>　　END IF; </b></p><p>　　AA2<=POINTS_A2; AA1<=POINTS_A1; AA0<="0000"; </p><p>　　BB2<=POINTS_B2; BB1<=POINTS_B1; BB0<="0000"; </p><p>

61、;　　CC2<=POINTS_C2; CC1<=POINTS_C1; CC0<="0000"; </p><p>　　DD2<=POINTS_D2; DD1<=POINTS_D1; DD0<="0000"; </p><p>　　END PROCESS; </p><p><b>

62、　　END ART;</b></p><p>　　四、譯碼器顯示模塊YMQ的VHDL源程序</p><p>　　LIBRARY IEEE; </p><p>　　USE IEEE.STD_LOGIC_1164.ALL; </p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL; </p>

63、<p>　　ENTITY YMQ IS</p><p>　　PORT(AIN4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); </p><p>　　DOUT7: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); </p><p><b>　　END YMQ; </b></p>

64、<p>　　ARCHITECTURE ART OF YMQ IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS(AIN4)</p><p><b>　　BEGIN</b></p><p>　　CASE AIN4 IS</p><p&

65、gt;　　WHEN "0000"=>DOUT7<="0111111"; --0</p><p>　　WHEN "0001"=>DOUT7<="0000110"; --1</p><p>　　WHEN "0010"=>DOUT7<="101

66、1011"; --2</p><p>　　WHEN "0011"=>DOUT7<="1001111"; --3</p><p>　　WHEN "0100"=>DOUT7<="1100110"; --4</p><p>　　WHEN "

67、;0101"=>DOUT7<="1101101"; --5</p><p>　　WHEN "0110"=>DOUT7<="1111101"; --6</p><p>　　WHEN "0111"=>DOUT7<="0000111"; -

68、-7</p><p>　　WHEN "1000"=>DOUT7<="1111111"; --8</p><p>　　WHEN "1001"=>DOUT7<="1101111"; --9</p><p>　　WHEN OTHERS=>DOUT7<

69、="0000000"; </p><p>　　END CASE; </p><p>　　END PROCESS; </p><p><b>　　END ART; </b></p><p><b>　　五、頂層原理圖文件</b></p><p>　　圖2.6

70、 頂層原理圖</p><p><b>　　第三章、仿真波形</b></p><p><b>　　第一節(jié) 仿真波形</b></p><p>　　3.1.1搶答鑒別模塊QDJB</p><p>　　圖3.1搶答鑒別模塊QDJB</p><p>　　CLR低電平有效，當(dāng)其為高電平時(shí)

71、，輸出無(wú)效。當(dāng)其為低電平時(shí)，A，B，C，D哪一個(gè)為高電平則輸出哪個(gè)，對(duì)應(yīng)的LED燈亮。</p><p>　　3.1.2計(jì)時(shí)模塊JSQ</p><p>　　圖3.2計(jì)時(shí)模塊JSQ</p><p>　　CLR低電平有效，當(dāng)CLR為高電平時(shí)，電路不工作。當(dāng)CLR為低電平時(shí)開(kāi)始計(jì)時(shí)。如沒(méi)人搶答，時(shí)間到后發(fā)出提示音。如有人搶答，答題時(shí)間到后，發(fā)出提示音。輸入：QA個(gè)位，QB十

72、位，輸出：TA個(gè)位，TB十位。</p><p>　　3.1.3記分模塊JFQ</p><p>　　圖3.3記分模塊JFQ</p><p>　　初始分?jǐn)?shù)為100分，當(dāng)ADD經(jīng)過(guò)第一個(gè)上升沿時(shí)，CHOS【3】輸出高電平，則對(duì)應(yīng)的給D加上10分。</p><p>　　3.1.4 譯碼顯示模塊YMQ</p><p>　　圖3.

73、4 譯碼顯示模塊YMQ</p><p>　　顯示電路由LED共陰極譯碼器構(gòu)成。其十進(jìn)制數(shù)0~9對(duì)應(yīng)的二進(jìn)制表示和LED共陰極譯碼器輸出如表3-1所示。</p><p>　　表3-1 十進(jìn)制數(shù)字對(duì)應(yīng)的LED譯碼器表示</p><p><b>　　第四章、附錄</b></p><p><b>　　4.1結(jié)束語(yǔ)&l

74、t;/b></p><p>　　這次的EDA課程設(shè)計(jì)，熟練地掌握了EDA設(shè)計(jì)軟件的操作，之前學(xué)會(huì)了基本的課程設(shè)計(jì)以及編譯仿真的操作，這次的智能搶答器又讓我學(xué)到很多，但是其中也遇到了很多困難。這次實(shí)驗(yàn)不僅僅是驗(yàn)證性的，還要由自己來(lái)分析，思考，設(shè)計(jì)，測(cè)試和驗(yàn)證以及改正，所以這個(gè)期間我個(gè)人覺(jué)得還是有困難的。還好的是老師在課程設(shè)計(jì)之前給我們大家講了一下?lián)尨鹌鞯幕驹砗凸δ埽诶斫饬怂娜齻€(gè)模塊鎖存器，編譯器和譯碼

75、器各自的功能和應(yīng)用之后我們?cè)O(shè)計(jì)起來(lái)就事半功倍了，我們小組三個(gè)人，由我們共同來(lái)完成這個(gè)設(shè)計(jì)實(shí)驗(yàn)。</p><p>　　實(shí)驗(yàn)過(guò)程中，我們遇到的最大的問(wèn)題就是在設(shè)計(jì)用VHDL語(yǔ)言編程的時(shí)候，總是不能完成硬件模塊的連接，編譯時(shí)總是有錯(cuò)誤，最后在老師的指導(dǎo)，將程序全部重新封裝，以及重新連接，最后通過(guò)了編譯。我們小組在實(shí)驗(yàn)室進(jìn)行實(shí)物操作時(shí)也沒(méi)有想象中的那么順利，我們重復(fù)操作了很多次，我們遇到以下問(wèn)題：開(kāi)始下載完成后，在搶答時(shí)

76、，7段譯碼管顯示的數(shù)字是左右倒立的，對(duì)引腳進(jìn)行檢查也無(wú)錯(cuò)誤，連接也無(wú)錯(cuò)誤。通過(guò)分析，認(rèn)為是7段數(shù)碼管輸入A——G的接口與EPF10K10LC84-4芯片輸出端連接全部是反得才可能造成這樣的結(jié)果，可是檢查后依舊沒(méi)有錯(cuò)誤連接的問(wèn)題。最后決定重新下載程序，看是否是下載的程序下載因?yàn)楦蓴_造成了錯(cuò)誤，最后，實(shí)驗(yàn)結(jié)果證明這個(gè)問(wèn)題，確實(shí)是下載的程序有問(wèn)題。從而完成了硬件的調(diào)試。當(dāng)老師檢查時(shí)，對(duì)我們的仿真波形做出了糾錯(cuò)，也就是在波形仿真時(shí)要注意時(shí)間的間

77、隔問(wèn)題，不能在主持人按下復(fù)位的同時(shí)進(jìn)行搶答，要注意仿真的實(shí)際性研究。</p><p>　　在這個(gè)試驗(yàn)過(guò)程中，我體會(huì)到耐心很重要。團(tuán)隊(duì)合作給我的啟示太大了，只有我們隊(duì)友之間團(tuán)結(jié)一致，不斷地發(fā)現(xiàn)問(wèn)題，探索問(wèn)題，才能解決問(wèn)題。思維的碰撞才能得出結(jié)果。最后，這次設(shè)計(jì)讓我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，實(shí)踐是檢驗(yàn)真理的唯一標(biāo)準(zhǔn)，通過(guò)這次課程設(shè)計(jì)，不但進(jìn)一步掌

78、握了數(shù)字電子技術(shù)的基礎(chǔ)知識(shí)及一門(mén)專(zhuān)業(yè)仿真軟件的基本操作，還提高了自己的設(shè)計(jì)能力及動(dòng)手能力，同時(shí)對(duì)于智能搶答器的設(shè)計(jì)有了深刻的認(rèn)識(shí)，同時(shí)更多的是讓我看清了自己，明白了凡事需要耐心，這將有助于我今后的學(xué)習(xí)，端正自己的學(xué)習(xí)態(tài)度，從而更加努力的學(xué)習(xí)。</p><p>　　這次課程設(shè)計(jì)的完成，首先感謝學(xué)院給了我們這樣一個(gè)很好的平臺(tái)，其次感謝老師的細(xì)心指導(dǎo)，同時(shí)也感謝我一起并肩作戰(zhàn)的隊(duì)友。在這為期半個(gè)月的課程設(shè)計(jì)中，我們一起

79、發(fā)現(xiàn)問(wèn)題，探索問(wèn)題，解決問(wèn)題。相互鼓勵(lì)，共同取得進(jìn)步。在此也特別感謝我們的老師，認(rèn)真的教學(xué)讓我們打下了堅(jiān)實(shí)的理論基礎(chǔ)。在做實(shí)驗(yàn)之前他就很認(rèn)真的給我們講解如何有效率的使用軟件。并且在做實(shí)驗(yàn)的過(guò)程中，他不厭其煩的回答我不知道的問(wèn)題和給我講解芯片作用以及幫助我分析錯(cuò)誤的產(chǎn)生原因及引導(dǎo)我去解決，讓我不至于在課程設(shè)計(jì)中走很多彎路。以便我們更高效率地解決實(shí)驗(yàn)中發(fā)生的問(wèn)題。最后還要感謝在實(shí)驗(yàn)過(guò)程中幫助過(guò)我們的同學(xué)，他們熱心的幫助給了我們莫大的感動(dòng)。再

80、次感謝大家！</p><p><b>　　4.2參考文獻(xiàn)</b></p><p>　　[1] 潘松，黃繼業(yè).EDA技術(shù)實(shí)用教程.北京：科學(xué)出版社,1992</p><p>　　[2] 孟憲元.可編程ASIC集成數(shù)字系統(tǒng).北京：電子工業(yè)出版社，1998</p><p>　　[3] 王鎖萍.電子設(shè)計(jì)自動(dòng)化（EDA）教程.成都

81、：成都電子科技大學(xué)出版社，2000</p><p>　　[4] 徐志軍，徐光輝.CPLD/FPGA的開(kāi)發(fā)與應(yīng)用.北京：電子工業(yè)出版社，2002</p><p>　　[5]楊頌華.電子線路EDA仿真技術(shù)[M].西安：西安交通大學(xué)出版社，2008年2月.</p><p>　　[6]蔣小燕，俞偉均，張立臣.EDA技術(shù)及VHDL[M].南京：東南大學(xué)出版社，2008年，12

82、月.</p><p>　　[7]劉欲曉.EDA技術(shù)與VHDL電路開(kāi)發(fā)應(yīng)用實(shí)踐[M].北京：電子工業(yè)出版社，2009年，4月.</p><p>　　[8]王冬梅，張建秋.《八路搶答器設(shè)計(jì)與實(shí)現(xiàn)》[J].佳木斯大學(xué)學(xué)報(bào)（自然科學(xué)版），2009，（06）.22-26.</p><p>　　[9]丁建偉.《搶答器電路設(shè)計(jì)》[J].蘭州工業(yè)高等專(zhuān)科學(xué)校學(xué)報(bào)，2008，（04）

83、.13-1</p><p>　　4.3共陰極七段數(shù)碼管</p><p>　　圖a七段共陰極數(shù)碼管 圖b七段共陰極數(shù)碼管</p><p><b>　　數(shù)碼管使用條件：</b></p><p>　　(1)7段數(shù)碼管每段的驅(qū)動(dòng)電流和其他單個(gè)LED發(fā)光二極管一樣，一般為5～10mA；正向電壓隨發(fā)光材料不同

84、表現(xiàn)為1.8~2.5V不等。</p><p>　　(2)7段數(shù)碼管是純組合電路，通常的小規(guī)模專(zhuān)用IC，如74或4000系列的器件只能作為十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是二進(jìn)制，所以輸出表達(dá)都是十六進(jìn)制的，為滿(mǎn)足十六進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLD中實(shí)現(xiàn)。例如當(dāng)在A——H輸入為“1101101”時(shí)，數(shù)碼管的七段分別接1、1、0、1、1、0、1；接高電平的段發(fā)亮