eda電子鐘課程設(shè)計----電子鐘的設(shè)計

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文檔簡介

1、　　EDA課程設(shè)計　?。娮隅姷脑O(shè)計）　　一．設(shè)計要求：　　1.能實現(xiàn)時，分，秒計時。　　2.能實現(xiàn)整電報時。<

2、;p>　　3.能進行對時和分的校準。　　二．實驗?zāi)康模?lt;/b>　　1.掌握多位計數(shù)器相連的方法。　　2.掌握十六進制，二十四進制，六十進制計數(shù)器的設(shè)計方法。　　3.握CPLD技術(shù)的層次化設(shè)計法。

3、　　4.了解軟件的元件管理含義以及模塊元件之間的連接概念。　　5.掌握電子電路一般的設(shè)計方法，并了解電子產(chǎn)品的研制開發(fā)過程，基本掌握電子電路安裝和調(diào)試方法。　　6.培養(yǎng)獨立分析問題，團結(jié)解決問題的能力。　　三．硬件要求：　　1. 8

4、位8段掃描共陰極數(shù)碼顯示管。　　2. 三個按鍵開關(guān)（清零，校時，校分）。　　四．設(shè)計原理　　1.數(shù)字鐘的計時周期為24小時，顯示滿刻度為23時59分59秒，另外具備校時功能和報時功能。因此，一個基本的數(shù)字鐘主要由“時”“分”“秒”計數(shù)器校時電路組成。將標準信號送入“秒計數(shù)器

5、”，“秒計數(shù)器”采用60進制計數(shù)器，每累加60 秒發(fā)送一個“分脈沖”信號，該信號將被送到“時計數(shù)器”，“時計數(shù)器”采用24進制計數(shù)器，可實現(xiàn)對一天24 小時的累計。譯碼顯示電路將“時”“分”“秒”計數(shù)器的輸出狀態(tài)六段顯示譯碼器譯碼。通過六位LED七段顯示器顯示出來　　2.校時電路是用來對“時”“分”顯示數(shù)字進行校時調(diào)整的。　　3.頂層原理圖如下：<

6、/p>　　圖1 頂層文件原理圖　　時序仿真：程序仿真主要由計數(shù)器完成，在時鐘脈沖作用下，完成始終功能，由時序圖可以看出每個時鐘上升沿到來時加一，當接受到REST信號，即REST為高電平，所有計數(shù)為零，并重新計數(shù)，SETMIN 和SETHOUR可以完成調(diào)節(jié)時鐘功能，都是高電平調(diào)節(jié)，每來一個脈沖，相應(yīng)的時或分加1。

7、;　　圖2 時序仿真　　五．電子時鐘模塊設(shè)計　　1. 分頻模塊FENPIN設(shè)計　　模塊FENPIN原理圖如下：　　圖3 FENPIN原理圖　　FENPIN源程序</

8、p>　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity FENP is　　port(clk1:in std_logic;

9、　　clk:out std_logic);　　end;　　architecture one of FENP is　　signal a:std_logic_vector(8 downto 0);

10、　　signal b,c:std_logic;　　begin　　process(clk1)　　begin　　if clk1'event and clk1='1' then&

11、lt;/p>　　if a="100000000" then　　b<='1';　　a<="000000000";　　else

12、　　a<=a+1;　　b<='0';　　end if;　　end if;

13、;　　end process;　　clk<=b;　　end;　　仿真波形如下：　　圖4 FENPIN 波形圖

14、　　2. 模塊MIAO1設(shè)計　　模塊MIAO1原理圖如下，CLK和RESET控制DAOUT，SETIME和CLK控制ENMIN　　圖5 SECOND的原理圖　　MIAO1 的源程序如下　　library ieee;　　use i

15、eee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity miao1 is　　port (clk,reset,setmin: in std_logic;　　daout: out std_logic_

16、vector(6 downto 0);　　enmin:buffer std_logic);　　end;　　architecture two of miao1 is　　signal d:std_logic_vector(6 downto

17、 0);　　signal enmin1,enmin2:std_logic;　　begin　　process(clk,reset,setmin)　　begin

18、;　　if reset='1'　　then d<="0000000";　　elsif (clk'event and clk='1') then　　if d<16#60# then　　if d=&quo

19、t;1011001" then　　d<="0000000";enmin1<='1';　　else d<=d+1;enmin1<='0';　　if d(3 downto 0)="1001" then d<

20、=d+7;　　end if;end if;　　end if; end if; end process;　　daout<=d;　　enmin<=(enmin1 or enmin2);

21、　　enmin2<=(setmin and clk);　　end;　　波形仿真圖如下　　圖1-4 MIAO1 的波形仿真　　3. 模塊FENZ設(shè)計

22、　模塊FENZ原理圖如下，CLK和RESET控制DAOUT，SEHOUR控制ENHOUR　　圖6 MIN的原理圖　　FENZ的源程序如下　　library ieee;　　use ieee.std_logic_1164.all;

23、　use ieee.std_logic_unsigned.all;　　entity fenz is　　port (reset,clk,sethour,clk1: in std_logic;　　daout: out std_logic_vector(6 downto 0);

24、　　enhour:buffer std_logic);　　end;　　architecture two of fenz is　　signal d:std_logic_vector(6 downto 0);　　signal enhour

25、1,enhour2:std_logic;　　begin　　process(clk,clk1,reset,sethour)　　begin　　if reset='1'

26、;　　then d<="0000000";　　elsif (clk'event and clk='1') then　　if d<16#60# then　　if d="1011001" then

27、　　d<="0000000";enhour1<='1';　　else d<=d+1;enhour1<='0';　　if d(3 downto 0)="1001" then d<=d+7;　　en

28、d if;end if;　　end if; end if; end process;　　daout<=d;　　enhour<=(enhour1 or enhour2);　　enhour2<=(sethour and

29、clk1);　　end;　　波形仿真圖如下　　圖7 FENZ 的波形仿真　　4. 模塊HOUR設(shè)計　　模塊HOUR原理圖如下，CLK和RESET控制DA

30、OUT。　　圖8 HOUR的原理圖　　HOUR的源程序如下　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;</p

31、>　　entity hour is　　port (reset,clk: in std_logic;　　daout: out std_logic_vector (5 downto 0));　　end;　　ar

32、chitecture two of hour is　　signal d:std_logic_vector(5 downto 0);　　begin　　process(clk,reset)　　begin

33、;　　if reset='1'　　then d<="000000";　　elsif (clk'event and clk='1') then　　if d<16#60# then

34、　　if d="100011" then　　d<="000000";　　else d<=d+1; if d(3 downto 0)="1001" then d<=d+7;end if;end if;　　end if;

35、end if; end process;　　daout<=d;　　end;　　波形仿真圖如下　　圖9 HOUR 的波形仿真&l

36、t;p>　　5. 模塊XIANS設(shè)計　　模塊XIANS原理圖如下，當SEL取不同值時DAOUT分別選擇輸出SEC .MIN .HOUR　　圖10 SELTIME的原理圖　　XIANS的源程序如下　　library ieee;

37、;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity xians is　　port(clk2,reset:in std_logic;　　miao1,fenz:in std_log

38、ic_vector(6 downto 0);　　hour :in std_logic_vector(5 downto 0);　　daout:out std_logic_vector(3 downto 0);　　sel:out std_logic_vector(2 downto 0));&l

39、t;p>　　end;　　architecture one of xians is　　signal q: std_logic_vector(2 downto 0);　　begin　　proce

40、ss(clk2,reset,miao1,fenz,hour)　　begin　　if reset='1'then　　q<="000";　　elsif (cl

41、k2'event and clk2='1') then q<=q+1;end if;　　end process;　　process(q,reset)　　begin　　if reset='1'

42、;then　　daout<="0000";else　　case q is　　when "101"=>daout<=miao1(3 downto 0);　　when "

43、100"=>daout(2 downto 0)<=miao1(6 downto 4);daout(3)<='0';　　when "011"=>daout<=fenz(3 downto 0);　　when "010"=>daout(2 downto 0)&

44、lt;=fenz(6 downto 4);daout(3)<='0';　　when "001"=>daout<=hour(3 downto 0);　　when "000"=>daout(1 downto 0)<=hour(5 downto 4);daout(3 down

45、to 2)<="00";　　when others=>null;　　end case; end if; end process;　　sel<=q;　　end;

46、　　波形仿真圖如下　　圖11 XIANS 的波形仿真　　6. 模塊QIDUAN設(shè)計　　QIDUAN圖如下通過判斷Q有4位輸入數(shù)字組成16種狀態(tài)確定輸出Y點亮的什么數(shù)字，通過SEL選擇輸出Y的值。<p&g

47、t;　　圖12 .QIDUAN的原理圖　　QIDUAN源程序如下：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　e

48、ntity qiduan is　　port(q: in std_logic_vector(3 downto 0);　　sel: in std_logic_vector(2 downto 0);　　y: out std_logic_vector(6 downto 0));&

49、lt;b>　　end;　　architecture rt1 of qiduan is　　signal d: std_logic_vector(3 downto 0);　　begin　　process(sel)

50、　　begin　　case sel is　　when "000"=>d<=q;　　when "001"=>d<=q;　　when

51、 "010"=>d<=q;　　when "011"=>d<=q;　　when "100"=>d<=q;　　when "101"=>d<=q;

52、when others=>null;　　end case; end process;　　process(d)　　begin　　case d is

53、when "0000"=>y<="0111111";　　when "0001"=>y<="0000110";　　when "0010"=>y<="1011011";<p&

54、gt;　　when "0011"=>y<="1001111";　　when "0100"=>y<="1100110";　　when "0101"=>y<="1101101";&

55、lt;p>　　when "0110"=>y<="1111101";　　when "0111"=>y<="0000111";　　when "1000"=>y<="1111111";</p&g

56、t;　　when "1001"=>y<="1101111";　　when others=>null;　　end case;end process;end;　　仿真波形如下：

57、　　圖13 QIDUAN的波形圖　　7．模塊BAOS設(shè)計　　BAOS原理圖如下，當DAIN為0的時候SPEAK發(fā)聲，在這段發(fā)聲時間內(nèi)LAMP的三個燈相繼點亮。　　圖14 BAOS原理圖　　BAOS源程序如下：

58、　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity baos is　　port (clk: in std_logic;<

59、;p>　　dain: in std_logic_vector(6 downto 0);　　speak:out std_logic;　　camp:out std_logic_vector(2 downto 0));　　end;

60、architecture two of baos is　　signal a:std_logic_vector( 2 downto 0);　　begin　　process(clk)　　begin&l

61、t;/p>　　if (clk'event and clk='1') then　　if dain="0000000" then　　a<=a+1;　　case a is</b&g

62、t;　　when "001"=> camp<="001";　　when "010"=> camp<="010";　　when "011"=> camp<="100&qu

63、ot;;　　when others=> camp<="000";　　end case;end if;end if;　　end process;　　process(clk)　　beg

64、in　　if (clk'event and clk='1') then　　if dain="0000000" then　　speak<='1';　　else speak<=

65、9;0';　　end if; end if; end process; end;　　仿真波形如下：　　圖15 BAOS波形圖　　實驗總結(jié)：<

66、;b>　　自己對原理圖的修正　　如果將FENZ中的始終脈沖輸入端CLK1接到second的輸入端enmin上，則導(dǎo)致在時間校正上出現(xiàn)了問題，即：要等到六十秒才能加一，這樣就導(dǎo)致校正時間的延長。　　如果將FENZ中的時鐘脈沖輸入端CLK接到CLK1上　　二交通燈設(shè)計&l

67、t;/b>　　設(shè)計說明：　　現(xiàn)代，在城市的交通繁忙的交叉路口，行人比較多的路口，或?qū)W校附近都設(shè)有許多的紅綠交通燈。它指示著行人、車輛有序的通行。其中，紅燈停，綠燈行，黃燈表警示。在燈的旁邊還有數(shù)字晶體顯示器，用于提示行人、司機三種顏色的燈即將跳轉(zhuǎn)所剩的時間，讓其做好應(yīng)有的準備。<p

68、>　　計要求：　　在十字路口的方向上各設(shè)一組紅綠黃燈，顯示順序為：其中一個方向是綠燈、黃燈、紅燈，另外一個方向是紅燈、綠燈、黃燈。　　設(shè)置4個數(shù)碼管，以倒計時的方式顯示允許通過或禁止的時間，其中綠燈、黃燈、紅燈的持續(xù)時間分別是30秒、5秒、35秒。

69、設(shè)計原理圖　　圖1-1狀態(tài)轉(zhuǎn)換圖　　三、頂層原理圖　　圖1-2 頂層原理圖　　波形仿真圖如下：

70、　　圖1-3交通燈仿真波形　　四、通燈控制器的各模塊設(shè)計　　1、模塊CNT8設(shè)計　　模塊FENPIN如下圖，該模塊的功能是將時間256分頻，得到占空比為1：256的方波。　　圖1-4 CNT8頂層圖　　分頻器CNT8的源程序：&

71、lt;/p>　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity CNT8 is　　port ( clk : in s

72、td_logic;　　d: out std_logic;　　sel: buffer std_logic_vector(2 downto 0));　　end;　　architecture one of CNT8 is</p

73、>　　signal a : std_logic_vector(7 downto 0);　　begin　　process(clk)　　begin　　if clk'

74、 event and clk ='1' then a<=a+1;sel<=sel+1;　　end if; end process;　　d<=a(7);　　end;

75、　　波形仿真如下：　　圖1-5 CNT8波形仿真圖　　2、模塊JTD設(shè)計　　如圖1-2，該模塊為整個程序的核心，它實現(xiàn)東西和南北方向的三種交通燈顏色的交替點亮、時間的倒計時。　　圖1-6 JTD

76、頂層圖　　JTD源程序：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　ent

77、ity JTD is　　port(clk,clr:in std_logic;　　ge,shi:buffer std_logic_vector(3 downto 0);　　dx,nb:buffer std_logic_vector(2 downto 0));

78、;　　end;　　architecture q of JTD is　　type w is(a,b,c,d);　　signal zhuangtai:w;　　begin

79、　　process(clk,clr,zhuangtai)　　begin　　if clr='1' then　　dx<="010";nb<="100";　　ge<

80、="0101";shi<="0000";　　elsif clk'event and clk='1' then　　case zhuangtai is　　when b=>dx<="100";nb<="

81、001";　　if ge="0000" then　　if shi="0000" then　　zhuangtai<=c;ge<="0000";SHI<="0011";

82、　　else shi<=shi-1;ge<="1001";　　end if;　　else ge<=ge-1; end if;　　when a=>dx<="100";nb<="010&quo

83、t;;　　if ge="0000" then　　if shi="0000" then　　zhuangtai<=b;ge<="0101";shi<="0000";　　else

84、 shi<=shi-1;ge<="1001";　　end if;　　else ge<=ge-1;　　end if;　　when d=>dx<=&

85、quot;100";nb<="001";　　if ge="0000" then　　if shi="0000" then　　zhuangtai<=a;ge<="0000";SHI<="0011

86、";　　else shi<=shi-1;ge<="1001";　　end if;　　else ge<=ge-1; end if;　　when c=>dx<="01

87、0";nb<="100";　　if ge="0000" then　　if shi="0000" then　　zhuangtai<=d;ge<="0101";shi<="0000"

88、;　　else shi<=shi-1;ge<="1001";　　end if;　　else ge<=ge-1;　　end if; end case;

89、end if; end process; end　　波形仿真圖如下：　　圖1-7 JTD波形仿真圖　　3、模塊MUX設(shè)計　　頂層圖如下，通過SEL的不同狀態(tài)選擇輸出不同的值，當SEL=“000”輸

90、出“shi”，當SEL=“001”時輸出“ge”。　　圖1-8 MUX頂層圖　　MUX源程序如下：　　library ieee;　　use ieee.std_logic_1164.all;

91、　　use ieee.std_logic_unsigned.all;　　entity MUX is　　port(ge,shi:in std_logic_vector(3 downto 0);　　sel:in std_logic_vector(2 downto 0);　　y

92、:out std_logic_vector(3 downto 0));　　end;　　architecture one of MUX is　　begin　　process(sel)</p

93、>　　begin　　case sel is　　when"000"=>y<=shi;　　when"001"=>y<=ge;　　when othe

94、rs=> y<=”0000”;;　　end case; end process; end;　　波形仿真圖如下：　　圖1-9 波形仿真圖　　4、模塊LED設(shè)計&

95、lt;p>　　頂層圖如下，通過判斷Q有4位數(shù)字組成16種狀態(tài)，確定輸出Y點亮什么數(shù)字。通過SEL選擇輸出Y的值。　　圖1-10 LED頂層圖　　LED源程序如下：　　library ieee;　　use ieee.std_lo

96、gic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity led is　　port(q:in std_logic_vector(3 downto 0);　　y:out std_logic_vector(7 downto

97、 0));　　end;　　architecture one of led is　　begin　　process(q)　　begin<

98、;/b>　　case q is　　when"0000"=>y<="00111111";　　when"0001"=>y<="00000110";

99、　　when"0010"=>y<="01011011";　　when"0011"=>y<="01001111";　　when"0100"=>y<="01100110";</p&

100、gt;　　when"0101"=>y<="01101101";　　when"0110"=>y<="01111101";　　when"0111"=>y<="00100111";&l

101、t;/p>　　when"1000"=>y<="01111111";　　when"1001"=>y<="01101111";　　when"1010"=>y<="01110111&quo

102、t;;　　when"1011"=>y<="01111100";　　when"1100"=>y<="00111001";　　when"1101"=>y<="0101111

103、0";　　when"1110"=>y<="01111001";　　when others=>y<="01000000";　　end case; end process; end;

104、　　波形仿真圖如下：　　圖1-11 波形仿真圖　　實驗總結(jié)：　　1. 自己針對頂層文件的修改：　　a.如果將下圖CLK接到CLR上則將出現(xiàn)選擇出錯。即：輸入的信號的頻率和選擇器的頻率一致，因此它

105、將始終停在一個狀態(tài)。　　b.如果將下圖的SEL對GE，SHI的選擇交換，則會出現(xiàn)計時反向；如果將個、十交換位置。則將造成計時器的時間出錯。　　2.體會　　通過本次設(shè)計，讓我更加對日常生活中的事物產(chǎn)生了興趣，了解到現(xiàn)實中的一件事都是有規(guī)律的。只要認真對其分析，就能找到相應(yīng)的結(jié)果

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