畢業(yè)設計（論文）基于fpga的便攜式數(shù)字存儲示波器設計

1、<p>　　基于FPGA的便攜式數(shù)字存儲示波器設計</p><p><b>　　摘要</b></p><p>　　數(shù)字存儲示波器是一種新型的示波器，它發(fā)展于20世紀70年代。在電子測量領(lǐng)域，數(shù)字存儲示波器正在逐漸取代模擬示波器。這種類型的示波器可以方便地實現(xiàn)對模擬信號波形進行長期儲存，并能夠利用內(nèi)部微處理器系統(tǒng)對存儲的信號進一步處理。與傳統(tǒng)模擬示波器相比．數(shù)

2、字存儲示波器不僅具有可存儲波形、體積小、功耗低，使用方便等優(yōu)點，而且還具有強大的信號實時處理分析功能。</p><p>　　高速數(shù)字化采集技術(shù)和FPGA技術(shù)的發(fā)展已經(jīng)對傳統(tǒng)測試儀器產(chǎn)生了深刻的影響。數(shù)字存儲示波器(DS0)是模擬示波器技術(shù)、數(shù)字化測量技術(shù)、計算機技術(shù)的綜合產(chǎn)物。但目前我國使用高性能數(shù)字存儲示波器主要依靠國外產(chǎn)品，而且價格昂貴。因此研究數(shù)字存儲示波器具有重要價值。借于此，提出了一種簡易數(shù)字存儲示波器

3、的設計方案。</p><p>　　系統(tǒng)采用單通道的方式。信號進來首先經(jīng)過前端的調(diào)節(jié)電路把信號電壓調(diào)整到AD的輸入電壓范圍之內(nèi)，這里調(diào)節(jié)電路主要是由信號衰減電路和信號放大電路所組成。調(diào)節(jié)后的信號再送到AD變換電路里面完成信號的數(shù)字化。然后把AD轉(zhuǎn)換后的數(shù)據(jù)送到FPGA中，并把數(shù)據(jù)保存到FPGA中的FIFO中，F(xiàn)PGA中的電路主要包括有FIFO、觸發(fā)系統(tǒng)、峰值檢測、時基電路等。</p><p>

4、;　　關(guān)鍵詞：FPGA；AD轉(zhuǎn)換；數(shù)字存儲示波器</p><p>　　THE PROTABLE DIGITAL STORAGE OSCILLOSCOPE DESIGN BASED ON FPGA</p><p><b>　　ABSTRACT</b></p><p>　　Digital storage oscilloscope is a new

5、type of oscilloscope,Its development in the 1970 s,In the field of electronic measurement,Digital storage oscilloscope is gradually replace the analog oscilloscope.This type of oscilloscope can conveniently realize the a

6、nalog signal waveshape is stored for a long time, And use the internal microprocessor system for storage of signal further processing.Compared with the analog oscilloscope, digital storage oscilloscope has not only can b

7、e stored waveform, sma</p><p>　　But at present our country the use of high-performance digital storage oscilloscope mainly rely on foreign products, and the price is expensive.So the digital storage oscillos

8、cope has important value. Borrow, puts forward a design scheme of simple digital storage oscillograph.So the digital storage oscilloscope has important value. Borrow, puts forward a design scheme of simple digital storag

9、e oscillograph.</p><p>　　The whole system is single channel．The signa that come in from the first front-end have been changed a fit voltage which put into a voltage signal AD．Front-end circmts here mainly ar

10、e composed of by signal attenuation and signal amplifier circuit．After the front-end,the signals have changes the digital signal the by AD circuit．This data has been sent to FPGA，the data is saved to the FIFO in the FPGA

11、．The main circuit in the FPGA，including FIFO，the trigger system， the peak detection circuit，time-a</p><p>　　KEYWARDS：FPGA;The AD conversion；Digital storage oscilloscope</p><p><b>　　目錄</

12、b></p><p><b>　　1緒論</b></p><p><b>　　1.1 引言 </b></p><p>　　示波器是一種用途十分廣泛的電子測量儀器。應用于軍事、科教、工業(yè)等領(lǐng)域。它能把肉眼看不見的電信號變換成看得見的圖象，便于人們研究各種電現(xiàn)象的變化過程。本章就示波器的分類、發(fā)展及應用作簡要介紹<

13、/p><p>　　1.2 示波器的分類</p><p>　　示波器可以分為模擬示波器和數(shù)字示波器，對于大多數(shù)的電子應用，無論模擬示波器和數(shù)字示波器都是可以勝任的，只是對于一些特定的應用，由于模擬示波器和數(shù)字示波器所具備的不同特性，才會出現(xiàn)適合和不適合的地方。數(shù)字示波器又可以分為數(shù)字存儲示波器（DSO），數(shù)字熒光示波器（DPO）和采樣示波器。</p><p>　　數(shù)字存儲

14、示波器DSO，Digital Storage Oscilloscope：將信號數(shù)字化后再建波形，具有記憶、存儲被觀測信號的功能，可以用來觀測和比較單次過程和非周期現(xiàn)象、低頻和慢速信號，以及不同時間不同地點觀測到的信號。</p><p>　　1.3 數(shù)字存儲示波器的主要技術(shù)指標</p><p>　　1.3.1最大采樣速率fmax</p><p>　　定義：單位時間內(nèi)完

15、成的完整A/D轉(zhuǎn)換的最高次數(shù)。</p><p>　　式中 N=每格的取樣數(shù)；</p><p>　　t/div——掃描時間因數(shù)，掃描一格所占用的時間。亦稱掃描速度</p><p>　　最大采樣速率主要由A/D轉(zhuǎn)換器的最高轉(zhuǎn)換速率來決定最大取樣速率越高，儀器捕捉信號的能力越強。</p><p>　　1.3.2 存儲帶寬</p>&

16、lt;p>　　存儲帶寬與取樣速率密切相關(guān)。根據(jù)取樣定理，如果取樣速率大于或等于信號最高頻率分量的2倍，便可重現(xiàn)原信號波形。實際上，在數(shù)字存儲示波器的設計中，為保證顯示波形的分辨率，往往要求增加更多的取樣點，一般一個周期取4至10個點。</p><p><b>　　1.3.3 分辨率</b></p><p>　　分辨率用于反映存儲信號波形細節(jié)的綜合特征</p

17、><p>　　分辨率包括垂直分辨率和水平分辨率。垂直分辨率與A/D轉(zhuǎn)換器的分辨率相對應，常以屏幕每格的分級數(shù)（級/div）表示。水平分辨率由存儲器的容量來決定，常以屏幕每格含多少個取樣點（點/div）表示。</p><p>　　1.3.4 存儲容量</p><p>　　存儲容量又稱記錄長度，用記錄一幀波形數(shù)據(jù)占有的容量來表示，常以字（word）為單位。存儲容量與水平分辨

18、率在數(shù)值上互為倒數(shù)關(guān)系。</p><p>　　數(shù)字存儲器的存儲容量通常采用256B，512B，1KB，4KB等。存儲容量愈大，水平分辨率就愈高。但存儲容量并非越大越好，由于儀器最高取樣速率的限制，若存儲容量選取不恰當，往往會因時間窗口縮短而失去信號的重要成分，或者因時間窗口增大而使水平分辨率降低。</p><p>　　1.3.5 讀出速度</p><p>　　讀出速

19、度是指將存儲的數(shù)據(jù)從存儲器中讀出的速度，常用（時間)/div表示。其中，時間等于屏幕中每格內(nèi)對應的存儲容量*讀脈沖周期。</p><p>　　使用時，示波器應根據(jù)顯示器、記錄裝置或打印機等對速度的不同要求，選擇不同的讀出速度。</p><p>　　1.4 數(shù)字示波器的發(fā)展背景及現(xiàn)狀</p><p>　　1.4.1 發(fā)展背景</p><p>　

20、　八十年代的數(shù)字示波器處在轉(zhuǎn)型階段，還有不少地方要改進，美國的TEK公司和HP公司都對數(shù)字示波器的發(fā)展作出貢獻。它們后來停產(chǎn)模擬示波器，并且只生產(chǎn)性能好的數(shù)字示波器。進入九十年代，數(shù)字示波器除了提高帶寬到1GHz以上，更重要的是它的全面性能超越模擬示波器。出現(xiàn)所謂數(shù)字示波器模擬化的現(xiàn)象，換句話說，盡量吸收模擬示波器的優(yōu)點，使數(shù)字示波器更好用。</p><p>　　數(shù)字示波器首先在取樣率上提高，從最初取樣率等于兩倍

21、帶寬，提高至五倍甚至十倍，相應對正弦波取樣引入的失真也從100%降低至3%甚至1%。帶寬1GHz的取樣率就是5GHz/s，甚至10GHz/s。</p><p>　　其次，提高數(shù)字示波器的更新率，達到模擬示波器相同水平，最高可達每秒40萬個波形，使觀察偶發(fā)信號和捕捉毛刺脈沖的能力大為增強。</p><p>　　再次，采用多處理器加快信號處理能力，從多重菜單的煩瑣測量參數(shù)調(diào)節(jié)，改進為簡單的旋鈕

22、調(diào)節(jié)，甚至完全自動測量，使用上與模擬示波器同樣方便。</p><p>　　最后，數(shù)字示波器與模擬示波器一樣具有屏幕的余輝方式顯示，賦于波形的三維狀態(tài)，即顯示出信號的幅值、時間以及幅值在時間上的分布。具有這種功能的數(shù)字示波器稱為數(shù)字熒光示波器或數(shù)字余輝示波器即數(shù)模兼合。由于數(shù)字示波器已經(jīng)達到4GHz以上帶寬的水平，配合熒光顯示特性，總的性能優(yōu)于模擬存儲示波器。</p><p>　　1.4.2

23、 發(fā)展現(xiàn)狀</p><p>　　據(jù)相關(guān)數(shù)據(jù)表明，目前示波器在中國通用測試市場產(chǎn)品中占據(jù)約1／3的市場份額，相比以前，其市場比重有所上升。這進一步說明示波器在整體測試測量儀器產(chǎn)品中的市場地位逐漸增強。 </p><p>　　隨著示波器各行業(yè)用戶需求的不斷提升及相應性能的不斷完善，示波器在整個測試測量行業(yè)中的重要作用將日益凸顯。 </p><p>　

24、　示波器技術(shù)發(fā)展到今天，基本上是美國公司主打天下。10億美元的示波器市場包括各種各樣的應用，因此廠家推出不同的示波器來滿足不同場合的需要。而且唱主角的幾家大公司引領(lǐng)著示波器技術(shù)不斷發(fā)展。</p><p>　　近幾年，國內(nèi)廠商在數(shù)字示波器市場開拓及技術(shù)創(chuàng)新方面取得了很好的成績，涌現(xiàn)出像：鼎陽科技、普源精電、優(yōu)利得、綠楊、利利普、同惠電子、中策等公司且紛紛推出自己的數(shù)字示波器，競爭也基本進入白炙化狀態(tài)。但與國外大公司

25、相比，國內(nèi)企業(yè)仍有很大的差距，如產(chǎn)品主要針對低端市場，無法滿足高速測試需要，測試解決方案擴展低，利潤也低。業(yè)內(nèi)人士表示，面對如此龐大而激烈競爭的市場，國內(nèi)企業(yè)要想在這個市場生存下來，獨創(chuàng)自己的品牌，一方面要緊貼市場的需求，最大程度的滿足用戶的實際使用需求，另一方面要不斷向中高端產(chǎn)品發(fā)展，不斷推出性能更強大的多功能示波器以滿足更高的測試要求需要。</p><p>　　1.5 本文所研究的工作及意義</p>

26、;<p>　　DSP是16位的RISC處理器，高性能、低功耗是其顯著特點。并被廣泛應用于各種嵌入式領(lǐng)域。比如在雷達信號處理，數(shù)字圖像處理方面等等。FPGA是復雜可編程邏輯器件，它具有速度快、穩(wěn)定性高、設計靈活和價格低廉等許多優(yōu)點。DSP和FPGA都是現(xiàn)在非常流行的，其性價比也是非常的高。也是兩款技術(shù)非常成熟的芯片。本文所做的研究工作就是利用這兩款芯片進行數(shù)字存儲示波器的研究和設計。本文進行了底層硬件平臺的研究設計、少量的軟

27、件驅(qū)動程序的設計和示波器的常用算法的研究工作。例如，根據(jù)設計便攜式數(shù)字存儲示波器的實際需要，采用了DSP+FPGA+單片機的設計方案；研究了高頻電路的設計方法，獨立完成了整個系統(tǒng)的硬件電路設計，并對其中的某些功能模塊進行了調(diào)試，給出了部分調(diào)試報告；研究了FFT、濾波、插值算法。</p><p>　　本文的目的是采用FPGA+DSP+單片機來設計一個100M(重復帶寬)的數(shù)字示波器。本設計中DC/100MHz的被測

28、信號經(jīng)過前端電路把信號調(diào)整到AD輸入電壓的范圍之內(nèi)，經(jīng)過AD轉(zhuǎn)換變成數(shù)字信號，送到DSP中進行相關(guān)處理，之后通過DSP多緩沖串口送到單片機中，再由單片機把要顯示的數(shù)據(jù)顯示到LCD中的這么一個過程，去實現(xiàn)信號波形的檢測。</p><p>　　在本文開始之初，我們已經(jīng)完成了數(shù)字存儲示波器外圍硬件平臺的搭建，對示波器前端的模擬電路某些部分做了一下改進，而示波器的觸發(fā)電路部分拋棄了傳統(tǒng)的模擬觸發(fā)方式，采用了全數(shù)字化的觸發(fā)

29、方式。由于本文采用FPGA來設計，從而使得數(shù)字存儲示波器的設計較為靈活，這樣做比較容易升級，而且可以根據(jù)用戶的需要實現(xiàn)電路的升級。在軟件方面，由于示波器的軟件量是非常龐大的。所以要想在很短的時間來完成它也是不可能的。本文只是完成了硬件平臺的部分驅(qū)動程序。同時對示波器所要使用到的相關(guān)算法進行了相關(guān)的研究。</p><p>　　示波器設計課題是一個非常龐大復雜的系統(tǒng)，而且實踐性很強，其中涉及的知識非常多，由于時間和個

30、人知識水平的限制，在本課題完成的過程中會存在這樣那樣的不足之處需要以后加強。</p><p>　　2 示波器的工作原理</p><p>　　2.1 示波器的工作原理</p><p>　　了解示波器的工作原理是設計好示波器的第一步。示波器可以分為模擬示波器、數(shù)字存儲示波器二類。下面對這兩種示波器的工作原理作簡要的介紹。</p><p>　　2.

31、1.1模擬示波器的工作原理</p><p>　　模擬示波器工作方式是直接測量信號電壓，并通過從左到右穿過示波器屏幕的電子束在垂直方向描繪電壓。示波器屏幕通常是陰極射線管（CRT）。電子束投到熒幕的某處，屏幕后面總會有明亮的熒光物質(zhì)。當電子束水平掃過顯示器時，信號的電壓是電子束發(fā)生上下偏轉(zhuǎn)，跟蹤波形直接反映到屏幕上。在屏幕同一位置電子束投射的頻度越大，顯示得也越亮。設置垂直標度（對伏特/ 格進行控制）后，衰減器能夠

32、減小信號的電壓，而放大器可以增加信號電壓。隨后，信號直接到達CRT的垂直偏轉(zhuǎn)板。電壓作用于這些垂直偏轉(zhuǎn)板，引起亮點在屏幕中移動。信號也經(jīng)過觸發(fā)系統(tǒng)，啟動或觸發(fā)水平掃描。水平掃描是水平系統(tǒng)亮點在屏幕中移動的行為。觸發(fā)水平系統(tǒng)后，亮點以水平時基為基準，依照特定的時間間隔從左到右移動。許多快速移動的亮點融合到一起，形成實心的線條。</p><p><b>　　模擬示波器原理框圖</b></p

33、><p><b>　　圖2-1</b></p><p>　　2.1.2數(shù)字示波器的工作原理</p><p>　　數(shù)字示波器的工作方式是通過模擬轉(zhuǎn)換器（ADC）把被測電壓轉(zhuǎn)換為數(shù)字信息。數(shù)字示波器捕獲的是波形的一系列樣值，并對樣值進行存儲，存儲限度是判斷累計的樣值是否能描繪出波形為止，隨后，數(shù)字示波器重構(gòu)波形。模擬示波器要提高帶寬，需要示波管、垂直放

34、大和水平掃描全面推進。數(shù)字示波器要改善帶寬只需要提高前端的A/D轉(zhuǎn)換器的性能，對示波管和掃描電路沒有特殊要求。加上數(shù)字示波管能充分利用記憶、存儲和處理，以及多種觸發(fā)和超前觸發(fā)能力。</p><p>　　數(shù)字存儲示波器主要利用 A/D轉(zhuǎn)換技術(shù)和數(shù)字存儲技術(shù)來工作, 它能迅速捕捉瞬變信號并長期保存。該示波器首先對模擬信號進行高速采樣以獲得相應的數(shù)字數(shù)據(jù)并存儲, 存儲器中儲存的數(shù)據(jù)用來在示波器的屏幕上重建信號波形; 然

35、后利用數(shù)字信號處理技術(shù)對采樣得到的數(shù)字信號進行相關(guān)處理與運算, 從而獲得所需要的各種信號參數(shù); 最后, 該示波器根據(jù)得到的信號參數(shù)繪制信號波形, 并對被測信號進行實時、 瞬態(tài)分析, 以方便用戶了解信號質(zhì)量, 快速準確地進行故障診斷。數(shù)字存儲示波器將輸入模擬信號經(jīng)過 AD/轉(zhuǎn)換, 變成數(shù)字信號, 儲存在半導體存儲器 RAM中, 需要時將 RAM中存儲的內(nèi)容讀出顯示在 LCD, 或通過 DA/轉(zhuǎn)換, 將數(shù)字信號變換成模擬波形顯示在示波管上。

36、數(shù)字存儲示波器可以采用實時采樣, 每隔一個采樣周期采樣一次, 可以觀察非周期信號川。數(shù)字示波器的采樣方式包括實時采樣和等效采樣(非實時采樣)。等效采樣又可以分為隨機采樣和順序采樣, 等效采樣方式大多用于測量周期信號。其工作原理框圖圖2-2。</p><p>　　圖2-2數(shù)字示波器工作原理框圖</p><p><b>　　測量信號 </b></p>

37、<p><b>　　觸發(fā)信號</b></p><p>　　圖2-2數(shù)字示波器工作原理框圖</p><p>　　2.1.3 數(shù)字存儲示波器的特點</p><p>　　相比于模擬示波器，數(shù)字示波器有一下優(yōu)點：</p><p>　　數(shù)字存儲示波器在存儲工作階段，對快速信號采用較高的速率進行取樣與存儲，對慢速信號采用較

38、低速率進行取樣與存儲，但在顯示工作階段，其讀出速度采取了一個固定的速率，不受取樣速率的限制，因而可以獲得清晰而穩(wěn)定的波形。</p><p>　　數(shù)字存儲示波器能長時間地保存信號。這種特性對觀察單次出現(xiàn)的瞬變信號尤為有利。</p><p>　　具有先進的觸發(fā)功能。數(shù)字存儲示波器不僅能顯示觸發(fā)后的信號，而且能顯示觸發(fā)前的信號，并且可以任意選擇超前或滯后的時間，這對材料強度、地震研究、生物機能實

39、驗提供了有利的工具。除此之外，數(shù)字存儲示波器還可以向用戶提供邊緣觸發(fā)、組合觸發(fā)、狀態(tài)觸發(fā)、延遲觸發(fā)等多種方式，來實現(xiàn)多種觸發(fā)功能，方便、準確地對電信號進行分析。</p><p>　　測量精度高。模擬示波器水平精度由鋸齒波的線性度決定，故很難實現(xiàn)較高的時間精度，一般限制在3%～5%。而數(shù)字存儲示波器由于使用晶振作高穩(wěn)定時鐘，有很高的測時精度。采用多位A/D轉(zhuǎn)換器也使幅度測量精度大大提高。尤其是能夠自動測量直接讀數(shù)，

40、有效地克服示波管對測量精度的影響，使大多數(shù)的數(shù)字存儲示波器的測量精度優(yōu)于1%。</p><p>　　具有很強的處理能力，這是由于數(shù)字存儲示波器內(nèi)含微處理器， 因而能自動實現(xiàn)多種波形參數(shù)的測量與顯示，例如上升時間、下降時間、脈寬、頻率、峰峰值等參數(shù)的測量與顯示。能對波形實現(xiàn)多種復雜的處理，例如取平均值、取上下限值、頻譜分析以及對兩波形進行加、減、乘等運算處理。同時還能使儀器具有許多自動操作功能，例如自檢與自校等功

41、能，使儀器使用很方便。</p><p>　　具有數(shù)字信號的輸入/輸出功能， 所以可以很方便地將存儲的數(shù)據(jù)送到計算機或其他外部設備,進行更復雜的數(shù)據(jù)運算或分析處理。同時還可以通過GP－IB 接口與計算機一起構(gòu)成強有力的自動測試系統(tǒng)。</p><p>　　3 DSP和FPGA的開發(fā)介紹</p><p>　　DSP在數(shù)字圖像處理，音頻信號處理等方面有著非常廣泛的應用。它以

42、其專門的硬件乘法器，特殊的信號處理指令使得它高速的運算速度比最快的CPU還快上好幾十倍。FPGA是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA的使用非常靈活，同一片F(xiàn)PGA通過不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能。FPGA在通信、數(shù)據(jù)處理、網(wǎng)絡、儀器、工業(yè)控制、軍事和航空航天等眾多

43、領(lǐng)域得到了廣泛應用。本章主要是針對DSP、FPGA的發(fā)展情況和開發(fā)流出作簡要的介紹。</p><p>　　3.1 DSP處理器簡介</p><p>　　DSP（Digital Signal Processor）是一種獨特的微處理器，是以數(shù)字信號來處理大量信息的器件。其工作原理是接收模擬信號，轉(zhuǎn)換為0或1的數(shù)字信號。再對數(shù)字信號進行修改、刪除、強化，并在其他系統(tǒng)芯片中把數(shù)字數(shù)據(jù)解譯回模擬數(shù)據(jù)

44、或?qū)嶋H環(huán)境格式。它不僅具有可編程性，而且其實時運行速度可達每秒數(shù)以千萬條復雜指令程序，遠遠超過通用微處理器，是數(shù)字化電子世界中日益重要的電腦芯片。它的強大數(shù)據(jù)處理能力和高運行速度，是最值得稱道的兩大特色。</p><p>　　隨著 DSP應用范圍的擴大、處理能力的加強以及DSP更新速度的加快，DSP 處理系統(tǒng)越來越復雜，對設計者來說難度也越來越大，為此有的廠家已產(chǎn)生出一定標準，依據(jù)標準來設計生產(chǎn)電路板的DSP處理

45、模塊，同時為這種標準模塊提供豐富的軟件開發(fā)系統(tǒng)和算法庫。其中典型的如 TMS320C4X 和 SDSP2106X，它們可以通過通信口和全局總線插座，將若干個模塊安裝在母板上，方便地組成多處理器系統(tǒng)。這種模塊化設計降低了硬件設計難度，減少了 硬件設計時間，有利于更高效的開發(fā)DSP系統(tǒng)。 </p><p>　　3.1.1 DSP處理器發(fā)展歷程以及發(fā)展現(xiàn)狀</p><p>　　數(shù)字信號處理(Di

46、gital Signal Processing，簡稱DSP)是一門涉及許多學科而又廣泛應用于許多領(lǐng)域的新興學科。20世紀60年代以來，隨著計算機和信息技術(shù)的飛速發(fā)展在DSP出現(xiàn)之前數(shù)字信號處理只能依靠MPU（微處理器）來完成。但MPU較低的處理速度無法滿足高速實時的要求。因此，70年代有人提出了DSP的理論和算法基礎。而DSP僅僅停留在教科書上，即便是研制出來的DSP系統(tǒng)也是由分立組件組成的，其應用領(lǐng)域僅局限于軍事、航空航大部門。<

47、;/p><p>　　隨著大規(guī)模集成電路技術(shù)的發(fā)展，1982年世界上誕生了首枚DSP芯片。這種DSP器件采用微米工藝NMOS技術(shù)制作，雖功耗和尺寸稍大，但運算速度卻比MPU快了幾十倍，尤其在語音合成和編碼解碼器中得到了廣泛應用。DSP芯片的問世標志著DSP應用系統(tǒng)由大型系統(tǒng)向小型化邁進了一大步。隨著CMOS技術(shù)的進步與發(fā)展，第二代基于CMOS工藝的DSP芯片應運而生，其存儲容量和運算速度成倍提高，成為語音處理、圖像硬件

48、處理技術(shù)的基礎。80年代后期，第三代DSP芯片問世，運算速度進一步提高，其應用于范圍逐步擴大到通信、計算機領(lǐng)域。90年代DSP發(fā)展最快，相繼出現(xiàn)了第四代和第五代DSP器件?，F(xiàn)在的DSP屬于第五代產(chǎn)品，它與第四代相比，系統(tǒng)集成度更高，將DSP芯核及外圍組件綜合集成在單一芯片上。這種集成度極高的DSP芯片不僅在通信、計算機領(lǐng)域大顯身手，而且逐漸滲透到人們?nèi)粘ＯM領(lǐng)域，前景十分可觀，數(shù)字信號處理技術(shù)應運而生并得到迅速的發(fā)展。</p>

49、;<p>　　3.1.2 DSP處理器的發(fā)展前景</p><p>　?、貲SP和微處理器的融合：微處理器是低成本的，主要執(zhí)行智能定向控制任務的通用處理器能很好執(zhí)行智能控制任務，但是數(shù)字信號處理功能很差。而DSP的功能正好與之相反。在許多應用中均需要同時具有智能控制和數(shù)字信號處理兩種功能，如數(shù)字蜂窩電話就需要監(jiān)測和聲音處理功能。因此，把DSP和微處理器結(jié)合起來，用單一芯片的處理器實現(xiàn)這兩種功能，將加速

50、個人通信機、智能電話、無線網(wǎng)絡產(chǎn)品的開發(fā)，同時簡化設計，減小PCB體積，降低功耗和整個系統(tǒng)的成本。</p><p>　?、贒SP 和高檔CPU的融合：大多數(shù)高檔GPP如Pentium 和PowerPC都是SIMD指令組的超標量結(jié)構(gòu)，速度很快。LSI Logic 公司的LSI401Z采用高檔CPU的分支預示和動態(tài)緩沖技術(shù)，結(jié)構(gòu)規(guī)范，利于編程，不用擔心指令排隊，使得性能大幅度提高。Intel公司涉足數(shù)字信號處理器領(lǐng)域

51、將會加速這種融合。</p><p>　?、跠SP 和FPGA的融合：FPGA是現(xiàn)場編程門陣列器件。它和DSP集成在一塊芯片上，可實現(xiàn)寬帶信號處理，大大提高信號處理速度。據(jù)報道，Xilinx公司的Virtex-II FPGA對快速傅立葉變換（FFT）的處理可提高30倍以上。它的芯片中有自由的FPGA可供編程。Xilinx公司開發(fā)出一種稱作Turbo卷積編譯碼器的高性能內(nèi)核。設計者可以在FPGA中集成一個或多個Tur

52、bo內(nèi)核，它支持多路大數(shù)據(jù)流，以滿足第三代（3G)WCDMA無線基站和手機的需要，同時大大節(jié)省開發(fā)時間，使功能的增加或性能的改善非常容易。因此在無線通信、多媒體等領(lǐng)域?qū)⒂袕V泛應用。本文正是利用這一結(jié)合來設計數(shù)字存儲示波器的。</p><p>　　3.1.3 DSP處理器的開發(fā)工具及開發(fā)流程</p><p>　　數(shù)字信號處理器（DSP）作為一種可編程專用芯片，是數(shù)字信號處理理論實用化過程的重

53、要技術(shù)工具，在語音處理、圖像處理等技術(shù)領(lǐng)域得到了廣泛的應用。但對于算法設計人員來講，利用匯編語言或C 語言進行DSP 功能開發(fā)，具有周期長、效率低的缺點，不利于算法驗證和產(chǎn)品的快速開發(fā)。</p><p>　　由Ti公司提供專業(yè)的開發(fā)工具CCS，自帶DSP/BIOS操作系統(tǒng)，能夠直接編寫適合DSP開發(fā)工程及文件，滿足DSP程序設計要求。</p><p>　　由MathWorks 公司和TI

54、公司聯(lián)合開發(fā)的DSPMATLAB Link for CCS Development Tools（簡稱CCSLink）是MATLAB6.5 版本（Release13）中增加的一個全新的工具箱，它提供了MATLAB、CCS 和DSP目標板的接口，利用此工具可以像操作MATLAB變量一樣來操作DSP 器件的存儲器和寄存器，使開發(fā)人員在MATLAB 環(huán)境下完成對DSP 的操作，從而極大地提高DSP 應用系統(tǒng)的開發(fā)進程。</p>&

55、lt;p>　　MATLAB 具有強大的分析、計算和可視化功能，利用MATLAB 提供的數(shù)十個專業(yè)工具箱，可以方便、靈活地實現(xiàn)對自動控制、信號處理、通信系統(tǒng)等的算法分析和仿真，是算法設計人員和工程技術(shù)人員必不可少的軟件工具。</p><p>　　對于DSP開發(fā)來說，可以根據(jù)不同情況來決定是否要選擇操作系統(tǒng)。操作系統(tǒng)的使用可以在一定程度上縮短開發(fā)周期，但是操作系統(tǒng)對于實時性很高的場合來說就不一定合適。而沒有操作

56、系統(tǒng)的開發(fā)方式相對來說可能比較復雜一些，需要用戶對DSP的硬件架構(gòu)，對DSP的外圍電路的驅(qū)動等非常熟悉。開發(fā)過程的時候，所有程序都是從硬件調(diào)試到初始化程序和應用程序都在CCS中進行開發(fā)。需要操作系統(tǒng)的開發(fā)方式相對來說簡單一些，但是如果加入了操作系統(tǒng)之后，由于操作系統(tǒng)可以屏蔽到硬件的相關(guān)細節(jié)，用戶即使不了解硬件的相關(guān)細節(jié)也可以進行開發(fā)，使得用戶可以把精力專門集中在應用程序的開發(fā)上來。同時可以縮短開發(fā)周期。</p><p

57、>　　開發(fā)流程圖3-1所示：</p><p>　　圖3-1 DSP的開發(fā)流程</p><p>　　3.2 FPGA的開發(fā)過程與應用</p><p>　　FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制

58、電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。</p><p>　　3.2.1 FPGA發(fā)展歷程及現(xiàn)狀</p><p>　　1985年，Xilinx公司推出了全球第一款FPGA產(chǎn)品XC2064——采用2μm工藝，包含64個邏輯模塊和85000個晶體管，門數(shù)量不超過1000個。22年后的2007年，F(xiàn)PGA業(yè)界雙雄Xilinx和Altera公司紛紛推出了采用

59、最新65nm工藝的FPGA產(chǎn)品，其門數(shù)量已經(jīng)達到千萬級，晶體管個數(shù)更是超過10億個。一路走來，F(xiàn)PGA在不斷地緊跟并推動著半導體工藝的進步——2001年采用150nm工藝、2002年采用130nm工藝，2003年采用90nm工藝，2006年采用65nm工藝。從Xilinx公司推出了世界上第一片F(xiàn)PGA(現(xiàn)場可編程邏輯芯片)，F(xiàn)PGA已經(jīng)歷幾十年的發(fā)展。從最初的一千多可利用門，發(fā)展到90年代的幾十萬個可利用門，到十一世紀又陸續(xù)推出了幾千萬

60、門的單片F(xiàn)PGA芯片。FPGA使用靈活，適用性強，特別適用于復雜邏輯的設計，有利用電子系統(tǒng)小型化，而且其開發(fā)周期短、開發(fā)投入少、芯片價格不斷降低，促使FPGA越來越多地取代了ASIC的市場。</p><p>　　“FPGA非常適用于原型設計，但對于批量DSP系統(tǒng)應用來說，成本太高，功耗太大?！边@是業(yè)界此前的普遍觀點，很長時間以來也為FPGA進入DSP領(lǐng)域設置了觀念上的障礙。而如今，隨著Xilinx公司和Alter

61、a公司相關(guān)產(chǎn)品的推出，DSP領(lǐng)域已經(jīng)不再是FPGA的禁區(qū)，相反卻成了FPGA未來的希望所在。</p><p>　　3.2.2 FPGA的工作原理</p><p>　　FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)

62、部連線（Interconnect）三個部分。 現(xiàn)場可編程門陣列（FPGA）是可編程器件，與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)。FPGA利用小型查找表（16×1RAM）來實現(xiàn)組合邏輯，每個查找表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動I/O，由此構(gòu)成了既可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。F

63、PGA的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實現(xiàn)的功能，F(xiàn)PGA允許無限次的編程。</p><p>　　3.2.3 FPGA開發(fā)流程</p><p>　　FPGA開發(fā)流程可以分為如下幾步：</p><p>　?、俟δ芏x，在FPGA設計項目開

64、始之前，必須有系統(tǒng)功能的定義和模塊的劃分，另外就是要根據(jù)任務要求，如系統(tǒng)的功能和復雜度，對工作速度和器件本身的資源、成本、以及連線的可布性等方面進行權(quán)衡，選擇合適的設計方案和合適的器件類型。 一般都采用自頂向下的設計方法，把系統(tǒng)分成若干個基本單元，然后再把每個基本單元劃分為下一層次的基本單元，一直這樣做下去，直到可以直接使用EDA元件庫為止。</p><p>　　②設計輸入，設計輸入主要包括原理圖輸入、狀態(tài)圖輸入

65、、波形圖輸入以及某種硬件描述語言，比如說是VHDL、Verilog的源程序。它是利用這些輸入去描述一個電路的功能。</p><p>　?、酃δ芊抡?，功能仿真就是利用相關(guān)仿真工具對相關(guān)電路進行功能級別仿真，也就是說對你的輸入設計的邏輯功能進行相關(guān)的模擬測試。在功能上面來了解電路是否能夠達到預期要求。這里的功能仿真純粹是模擬性質(zhì)的，不會設計的任何具體器件的硬件特性。</p><p>　　④綜合

66、后仿真，綜合后仿真檢查綜合結(jié)果是否和原設計一致。在仿真時，把綜合生成的標準延時文件反標注到綜合仿真模型中去，可估計門延時帶來的影響。但這一步驟不能估計線延時，因此和布線后的實際情況還有一定的差距，并不十分準確。目前的綜合工具較為成熟，對于一般的設計可以省略這一步，但如果在布局布線后發(fā)現(xiàn)電路結(jié)構(gòu)和設計意圖不符，則需要回溯到綜合后仿真來確認問題之所在。在功能仿真中介紹的軟件工具一般都支持綜合后仿真。</p><p>

67、　?、莶季植季€，就是將綜合后的網(wǎng)表文件針對某一個具體的目標器件進行邏輯映射。此時應該使用FPGA廠商提供的實現(xiàn)與布局布線工具，根據(jù)所選芯片的型號，進行芯片內(nèi)部功能單元的實際連接與映射。</p><p>　　⑥時序仿真，時序仿真，也稱為后仿真，是指將布局布線的延時信息反標注到設計網(wǎng)表中來檢測有無時序違規(guī)(即不滿足時序約束條件或器件固有的時序規(guī)則，如建立時間、保持時間等)現(xiàn)象。時序仿真包含的延遲信息最全，也最精確，能

68、較好地反映芯片的實際工作情況。由于不同芯片的內(nèi)部延時不一樣，不同的布局布線方案也給延時帶來不同的影響。因此在布局布線后，通過對系統(tǒng)和各個模塊進行時序仿真，分析其時序關(guān)系，估計系統(tǒng)性能，以及檢查和消除競爭冒險是非常有必要的。在功能仿真中介紹的軟件工具一般都支持綜合后仿真。</p><p>　　⑦生成SOF等文件，此文件可以通過調(diào)試器把它下載到系統(tǒng)中間去。而FPGA設計流程的其他步驟基本上由相關(guān)工具去完成，因此只要自

69、己設置好相關(guān)參數(shù)，不要人為干預太多。而驗證的話就需要用戶花費大量的時間去完成。</p><p>　　其實設計的最后一步就是芯片編程與調(diào)試。芯片編程是指產(chǎn)生使用的數(shù)據(jù)文件(位數(shù)據(jù)流文件，Bitstream Generation)，然后將編程數(shù)據(jù)下載到FPGA芯片中。其中，芯片編程需要滿足一定的條件，如編程電壓、編程時序和編程算法等方面。邏輯分析儀(Logic Analyzer，LA)是FPGA設計的主要調(diào)試工具，但

70、需要引出大量的測試管腳，且LA價格昂貴。所以，最后的芯片調(diào)試就不在我們研究范圍之內(nèi)。開發(fā)流程圖如下：</p><p>　　FPGA設計流程結(jié)構(gòu)圖</p><p>　　3.2.4 PFGA的基本特點</p><p>　　FPGA有著以下幾個特點：</p><p>　?、俨捎肍PGA設計ASIC電路(專用集成電路)，用戶不需要投片生產(chǎn)，就能得到合

71、用的芯片。</p><p>　?、贔PGA可做其它全定制或半定制ASIC電路的中試樣片。</p><p>　?、跢PGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。</p><p>　　④FPGA是ASIC電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一。</p><p>　　⑤FPGA采用高速CMOS工藝，功耗低，可以與CMOS、TTL電平兼容。&

72、lt;/p><p>　　可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。</p><p>　　FPGA是由存放在片內(nèi)RAM中的程序來設置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。</p><p>　　加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進入工作狀

73、態(tài)。掉電后，F(xiàn)PGA恢復成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當需要修改FPGA功能時，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。</p><p>　　第4章 整體設計方案</p><p>　　在數(shù)字存儲示波器的設

74、計中主要分為兩大部分：硬件設計和軟件設計。本章主要介紹示波器系統(tǒng)整體的設計流程，系統(tǒng)整體性能參數(shù)以及最終方案的確定。并對所選的方案做了詳細介紹，根據(jù)此方案確定了元器件的選擇。</p><p>　　4.1系統(tǒng)整體設計流程圖</p><p>　　開始設計一個系統(tǒng)的時候，第一步是撰寫整個系統(tǒng)的方案。對整個系統(tǒng)如何實現(xiàn)應該有個詳細的了解。方案確定之后，就要設計這個系統(tǒng)的具體性能指標。再然后根據(jù)這個

75、系統(tǒng)的性能指標選擇相關(guān)的元器件。這之后，就可以進行軟硬件設計了。一般硬件和軟件開發(fā)可以同時進行。這樣在完成系統(tǒng)的軟件和硬件之后。分別對軟件和硬件進行調(diào)試。分別調(diào)試完成之后，就進行系統(tǒng)的集成。之后再進行整個系統(tǒng)的測試工作。</p><p>　　圖4-1給出了系統(tǒng)的整體設計流程。</p><p>　　圖4-1 系統(tǒng)的整體設計流程</p><p>　　4.2整個系統(tǒng)的性能

76、指標</p><p>　　考慮到同類國產(chǎn)的示波器的性能指標，以及在具體電路中整個系統(tǒng)的實現(xiàn)難9易程度。故將設計目標定位于帶寬在100M左右的數(shù)字存儲示波器。并從成本等方面考慮，整個示波器系統(tǒng)只做了一個通道。采用的芯片也是盡量采用比較容易在市場上買到的和相對便宜的。同時由于時間等原因，本文只完成了整個系統(tǒng)的硬件設計和部分驅(qū)動程序的編寫。并且對硬件電路進行了調(diào)試。調(diào)試的電路結(jié)果基本上達到了當初所想要達到的指標。但整個

77、系統(tǒng)集成起來的調(diào)試工作還沒有進行。</p><p>　　便攜式數(shù)字存儲示波器期望達到的具體設計參數(shù)如下：</p><p>　?、賻挘?00MHZ(重復帶寬)</p><p><b>　?、谕ǖ溃簡瓮ǖ?lt;/b></p><p>　?、鄄蓸勇剩?00MSPS(實時采樣)；</p><p><b

78、>　?、艽怪狈直媛剩?位</b></p><p>　?、荽怪膘`敏度：10mv-5v/div</p><p>　　⑥水平靈敏度：2.5ns-5S/div</p><p><b>　?、咻斎胱杩梗?MΩ</b></p><p>　?、喙ぷ髂Ｊ剑鹤詣樱瑔未?，常規(guī)</p><p><

79、;b>　?、岽鎯ι疃龋?KB</b></p><p>　?、怙@示：LCD(黑白；整個屏幕192x64點陣；對比度可調(diào))</p><p>　　4.3系統(tǒng)的實現(xiàn)方案</p><p>　　數(shù)字存儲示波器的設計方法一般是：信號通過調(diào)理電路之后，送到AD轉(zhuǎn)換器將被測信號數(shù)字化，并將數(shù)據(jù)存入到存儲器中，在信號出現(xiàn)觸發(fā)脈沖之后，就可以開始顯示數(shù)據(jù)。然后處理器從存

80、儲器中讀出數(shù)據(jù)，直接以數(shù)字信號(顯示器為液晶的時候)的形式，送到相應的顯示器中進行顯示波形。</p><p>　　方案：采用DSP+FPGA+單片機來實現(xiàn)整個系統(tǒng)。本設計就采用這個架構(gòu)。這個結(jié)構(gòu)既繼承了采用DSP和FPGA的優(yōu)點，同時也克服了因為LCD和鍵盤處理電路的速度慢而導致浪費DSP的時間資源的這個缺點。在本方案中，把LCD和鍵盤處理電路全部交給單片機進行管理。在這里DSP把數(shù)據(jù)通過多緩沖串口發(fā)送給單片機，

81、然后由單片機把從DSP中接收到的數(shù)據(jù)送到LCD中去顯示。同時單片機也可以讀取鍵盤中的數(shù)據(jù)，通過串口發(fā)送給DSP芯片，進而去控制相關(guān)的電路。</p><p>　　系統(tǒng)的整體設計框圖如圖4-2所示。</p><p>　　圖4-2 系統(tǒng)的整體設計框圖</p><p>　　4.3.1實現(xiàn)方案的介紹</p><p>　　從圖4.2中可以看出，整個硬件平

82、臺和其他的數(shù)字存儲示波器一樣也是采用模塊化設計的方式，整個系統(tǒng)基本上是由三大部分模塊組成：它們分別為數(shù)據(jù)采集部分、數(shù)據(jù)處理部分和數(shù)據(jù)顯示部分。數(shù)據(jù)采集部分完全由FPGA來進行控制，DSP只負責數(shù)據(jù)的后期處理，系統(tǒng)其他功能由單片機來實現(xiàn)。</p><p>　　FPGA要控制前端數(shù)據(jù)通道，對采集到的數(shù)據(jù)緩存，而且還要使數(shù)據(jù)緩存單元和DSP處理器進行通信，這在整個系統(tǒng)中具有重要的地位。同時又由于FPGA的可編程性，使得

83、前端采集電路的設計非常靈活，調(diào)試起來也非常方便。DSP主要負責把采集的數(shù)據(jù)進行處理。比如像濾波、傅立葉變換等，同時負責波形重建，波形重建這里主要會采用內(nèi)插算法來重建波形。而后端的單片機主要負責系統(tǒng)的人機接口和數(shù)據(jù)顯示。整個系統(tǒng)的工作流程是這樣的：由上圖也可以看出，要測量的波形經(jīng)過衰減或者放大電路之后分為二路：一路送整形電路整形之后產(chǎn)生矩形波信號，然后利用FPGA的測頻電路測量波形的頻率；另外一路送A/D轉(zhuǎn)換器進行AD轉(zhuǎn)換。AD的采樣率使

84、它恒定為1OOM/S。轉(zhuǎn)換后的數(shù)字信號要先送到FIFO存儲器中暫存，F(xiàn)IFO的存儲是靠FIFO的寫時鐘來實現(xiàn)，而FIFO的寫時鐘是由FPGA中的分頻電路產(chǎn)生的。這樣示波器就能根據(jù)用戶鍵盤中設置的相關(guān)參數(shù)選用想要的讀寫時鐘。FIFO就利用FPGA中的RAM資源。比如這里選用的FPGA里面就有5K的RAM資源供用戶選擇。這樣數(shù)據(jù)采集進來就可以直接存儲在FPGA中，這樣做就不需要專門的FIFO芯片，同時直</p><p&g

85、t;<b>　　4.4元器件的選擇</b></p><p>　　的選擇也是非常重要的一環(huán)，如果選擇的不好，就會嚴重影響進度。在這里你選擇的元件的時候要根據(jù)自器件的選擇的總的指導原則是性價比高、市場上容易買到。其實系統(tǒng)元器件己定制的系統(tǒng)性能指標選擇能夠滿足要求的元件。本系統(tǒng)所選擇的元件如表4-3所示。</p><p>　　表4-3 所選元件及功能介紹</p>

86、<p>　　表4-3 所選元件及功能介紹</p><p>　　5 整個系統(tǒng)硬件設計</p><p>　　系統(tǒng)的關(guān)鍵電路其實還是在前端通道、模數(shù)轉(zhuǎn)換這兩塊前端電路的設計，這主要是因為對于一個電路來說，如果信號頻率達到100M的話，要考慮的因素就會很多，因為模擬電路它是非常敏感的，一點點干擾就可能會使得被測的信號出現(xiàn)失真，同時對于高頻電路來說，阻抗匹配等因素也是會影響到整個電路的

87、性能。這樣對于前端調(diào)理電路來說，就會碰到動態(tài)范圍、寬頻的挑戰(zhàn)。</p><p>　　圖5-1為硬件平臺的總體框圖，從圖5-1可以看出，整個硬件平臺主要包括有四個部分模塊，分別為：前端數(shù)據(jù)采集部分硬件電路設計；FPGA內(nèi)部控制邏輯和外圍電路；數(shù)據(jù)處理部分的硬件設計；平臺調(diào)試接口；電源、晶振及復位電路模塊。</p><p>　　然后按照被測信號的走向依次對圖中的每個部分中的每一個硬件模塊進行介

88、紹，主要介紹各模塊的功能、工作原理、實現(xiàn)方法，以及具體實現(xiàn)的電路圖。</p><p>　　圖5-1 硬件平臺的總體框圖</p><p>　　5.1前端數(shù)據(jù)采集部分硬件電路設計</p><p>　　這部分的電路主要有信號衰減、放大電路、信號整形電路、AD轉(zhuǎn)換電路以及這些電路與FPGA的接口電路。下面分別來進行介紹。</p><p>　　5.1.

89、1信號的衰減電路</p><p>　　被測信號從前端輸入進來，為了滿足AD轉(zhuǎn)換的電氣性能首先必須把信號調(diào)節(jié)到一個合適的范圍之內(nèi)。通常情況下，如果輸入進來的被測信號的電壓范圍超過AD轉(zhuǎn)換的電壓范圍時，就要對信號衰減，這種衰減電路我們必須考慮輸入信號的頻率高低。由于在衰減過程中，頻率范圍很寬的時候很容易出現(xiàn)畸變，所以通常做衰減網(wǎng)絡的時候采用的是無源電阻、電容網(wǎng)絡。這種無源阻容網(wǎng)絡由于信號的頻率特性，比如說在低頻的時候

90、就直接表現(xiàn)為電阻分壓比，在高頻的時候就為電抗的分壓得到信號的衰減。其實這種衰減本質(zhì)上是為一個平衡電橋。比如在我們的示波器探頭中就可能存在一個可調(diào)電容，通過調(diào)節(jié)它使得我們的電橋達到一種最佳狀態(tài)。這樣衰減就可以變得和頻率沒有關(guān)系。使得信號衰減可以在一個大的頻帶范圍內(nèi)實現(xiàn)信號衰減。圖5-2是一個典型的信號衰減電路。</p><p>　　圖5-2 信號衰減電路</p><p>　　本系統(tǒng)所設計的電

91、壓衰減網(wǎng)絡主要是由電阻和電容所組成。多路選擇開關(guān)控制被測信號衰減的倍數(shù)，最大可以實現(xiàn)100倍的衰減。信號輸入最大為50V，經(jīng)過100倍衰減以后將變成0.5V，剛好在AD轉(zhuǎn)換的電壓范圍之內(nèi)。衰減的具體控制是由處理器來進行控制?？紤]到信號輸入的頻帶寬度。本系統(tǒng)選擇的模擬多路開關(guān)為MAX4547來實現(xiàn)。它工作的信號頻帶寬，可以控制直流到300MHz的信號。其結(jié)構(gòu)如圖5-3所示：</p><p>　　圖5-3 MAX45

92、47內(nèi)部結(jié)構(gòu)</p><p>　　表MAX4547邏輯狀態(tài)</p><p>　　在電路中實現(xiàn)的衰減選擇有X01、X001兩種。另外在衰減電路和放大電路中間還有一個模擬開關(guān)，用來進行交直流選擇。</p><p>　　圖5-4是衰減1/10時的PSPICE仿真結(jié)果，由仿真結(jié)果可以看出電容、電阻所組成的衰減網(wǎng)絡可以正常實現(xiàn)信號的衰減。</p><p&g

93、t;<b>　　圖5-4 衰減仿真</b></p><p>　　5.1.2 信號放大電路</p><p>　　如果輸入到P1端的被測量信號很微弱的話。該信號就需要輸入到放大器中進行放大，以提高系統(tǒng)對被測信號的分辨率并降低噪聲對其的影響。同時還要保證放大后的信號值在(-512mV+512mV)范圍之內(nèi)。這里對放大器的要求也是很高。首先要求放大器對輸入信號的失真小，增益穩(wěn)

94、定，輸入電阻大，頻帶也要足夠?qū)挕Ｕ麄€放大電路如圖5.5所示。</p><p>　　圖5-5 MAX4105放大電路</p><p>　　5.1.3 信號整形電路設計</p><p>　　信號的整形主要是為了示波器在自動測頻的時候，把被測信號變成標準的矩形波。好在FPGA中對信號進行頻率測量。在這里把信號經(jīng)過前端調(diào)理電路之后，分成二路，一路直接送到AD里面去進行模數(shù)轉(zhuǎn)

95、換，另外一路直接就送到AD9698比較器中進行信號的整形，這里AD9698是一種過零比較器。</p><p>　　由于輸入信號的頻率高達100MHz，所以我們可以選擇集成的高速比較器AD9698，它是高速TTL兼容雙電壓比較器。圖5.6給出了信號整形電路的原理圖。MAXCOM2信號是經(jīng)過衰減或者放大的信號它從AD9698的7腳輸入，經(jīng)過比較之后從l端輸出。其中2腳是可以用來控制比較電平的大小。11腳和6腳為它的電

96、源引腳。如果MAXCOM2信號大于零，則OUT端輸出高電平；如果MAXCOM2信號小于零，則OUT端輸出低電平。</p><p>　　圖5-6 信號整形電路</p><p>　　5.1.4 電路的保護及濾波處理</p><p>　　由于電路的某些原因可能導致電路在某個時候電壓出現(xiàn)尖峰，這樣對于模擬開關(guān)、放大器、AD轉(zhuǎn)換器等就必須進行保護。因為這些元器件使被測電壓信號

97、輸入不會超過太大。本系統(tǒng)保護電路由二極管鉗位電路來完成。采用鉗位保護電路的方法比較簡單，高效。</p><p>　　5.1.6 AD轉(zhuǎn)換電路設計</p><p>　　AD轉(zhuǎn)換和FIFO電路是前端數(shù)據(jù)采集的核心電路。圖5-7和給出了A/D轉(zhuǎn)換的電路圖。圖中信號從端輸入，INPUTCLK為AD采樣時鐘，這里它頻率恒為100MHz，這樣做的好處是用戶在選擇不同的時基頻率時不是直接對AD頻率去進行

98、控制，因為AD頻繁地切換時。很容易出現(xiàn)數(shù)據(jù)的不穩(wěn)定。而是用戶時基的控制是通過時鐘頻率去控制FIFO的讀寫時鐘來間接的實現(xiàn)不同頻率之間的切換。采樣之后的數(shù)據(jù)全部傳送至FIFO中進行暫存。AD9283的采樣精度為8位，最大采樣時鐘為100MHz，它所產(chǎn)生的數(shù)據(jù)量相當大，所以對FIFO的要求也比較高。本設計FIFO是做在FPGA中，可以滿足性能要求。</p><p>　　圖5-7 A/D轉(zhuǎn)換的電路圖</p>

99、<p>　　5.2 FPGA外圍電路的設計和內(nèi)部邏輯電路設計</p><p>　　整個前端電路的控制都是有FPGA來完成。前端電路的工作情況基本上是這樣的：ADC是否工作是由FPGA來控制的，如果FPGA使能AD轉(zhuǎn)換器，則ADC就開始進行數(shù)據(jù)的采樣。然后根據(jù)FIFO的讀寫時鐘的情況。就開始進行預采樣。把數(shù)據(jù)保存在緩沖區(qū)FIFO中。當FIFO中保存的數(shù)據(jù)達到預觸發(fā)字設置的大小之后。就使得讀時鐘和寫始

100、終一致。這樣數(shù)據(jù)讀入到FIFO的同時也從FIFO中讀出來。數(shù)據(jù)不斷的刷新。此時數(shù)據(jù)在緩沖區(qū)的大小始終等于預觸發(fā)字所設置的大小。一直觸發(fā)信號的到來。使讀時鐘無效。寫時鐘繼續(xù)有效。數(shù)據(jù)此時繼續(xù)寫入。直到寫滿為止。這樣完成一輪采樣，ADC停止工作并將這一消息反饋給DSP。DSP得知ADC停止工作后，DSP從FPGA中讀取一定的數(shù)據(jù)，然后進行相關(guān)數(shù)據(jù)處理，并把數(shù)據(jù)寫入到存儲器對應的單元中。當基本寫滿存儲器后，波形采樣就完成了。這時DSP再從存儲

101、器中讀出波形數(shù)據(jù)，送入控制端顯示。</p><p>　　5.2.1 FPGA外圍電源、晶振電路的設計</p><p>　　圖5-8是FPGA外圍電路的電源和晶振電路圖，這里用的FPGA是EPlCl448。由圖可以看出FPGA的供電有兩種形式，一種是3.3V供電，一種是1.5V供電。1.5V供電可以直接由3.3V通過DC/AC的直流轉(zhuǎn)換芯片轉(zhuǎn)換而來．這里用的芯片是LMlll7-1.5V，晶振

102、電路產(chǎn)生50MHz的時鐘直接送到FPGA的16腳，為分頻等電路提供原始時鐘。 </p><p>　　圖5-8 FPGA外圍電路的電源和晶振電路</p><p>　　5.2.2 FPGA的配置</p><p>　　FPGA的配置下載方式：主動配置方式(AS)和JTAG配置方式。</p><p&g

103、t;　　AS由FPGA器件引導配置操作過程，它控制著外部存儲器的初始化過程，本系統(tǒng)所使用到的Cyclone系列配置芯片有EPCSl，EPCS它是專門提供給該系列芯片進行AS配置用的。所有的配置數(shù)據(jù)都是保存在該芯片中，加電后數(shù)據(jù)通過芯片的DATA0引腳送入FPGA內(nèi)部。進行FPGA的配置，數(shù)據(jù)被回步在DCLK輸入上，1個時鐘周期傳送1位數(shù)據(jù)。斷電后，因為FPGA內(nèi)部采用的是SRAM工藝，所以不能本身不能進行數(shù)據(jù)的保存。這樣數(shù)據(jù)就會丟失。所

104、以FPGA上電后，每次都需要重新配置數(shù)據(jù)。</p><p>　　JTAG接口是一個仿真調(diào)試的工業(yè)標準，又稱邊界掃描。主要用于芯片測試等功能，使用IEEE Std l 149.1聯(lián)合邊界掃描接口引腳，支持JAM STAPL標準，可以使用Altera下載電纜或主控器來完成。這種方式在調(diào)試階段用的很多。一般fpga配置信息使用編程器將設計所得的pof或者SOF格式的文件燒錄進去。在做cyclone系列的系統(tǒng)的時候，一般

105、情況下都會用AS+JTAG兩種配置方式，這樣可以用JTAG方式調(diào)試，經(jīng)過調(diào)試之后，確定程序正確之后，再利用主動配置模式把程序送到EPCS芯片里去。</p><p>　　本系統(tǒng)中使用到的EPlC3T144芯片采用了AS和JTAG兩種配置方式。AS配置方式進行配置時，如下圖所示：串行配置器件上的4個控制引腳NCS、DCLK、ASDI和DArAO分別與EPlC3T1448C的控制信號NCS、DCLK、NASDO和DAT