畢業(yè)答辯 基于wilkinson adc的多通道模數(shù)變 …

1、一種高速、高精度全差分采樣保持電路的ASIC設(shè)計,2010年 8月14日,中國科學(xué)院高能物理研究所,魏微,中國科學(xué)院“核探測技術(shù)與核電子學(xué)”重點實驗室,2,主要內(nèi)容,設(shè)計需求結(jié)構(gòu)選擇工作原理設(shè)計指標(biāo)整體設(shè)計仿真結(jié)果部分測試結(jié)果改進方案,3,高能物理中的模數(shù)變換器,典型的高能物理讀出電子學(xué)系統(tǒng)特殊需求：多通道：64~128通道低功耗：探測器端、總體消耗、散熱？較高的精度、合適的速度業(yè)界沒有高能物理專用的ADC，一直

2、只能采用其他類型替代物理信號同計算機信號的最終接口，模數(shù)混合器件設(shè)計困難，經(jīng)常受到禁運等因素的限制,4,多通道模數(shù)變換,片外ADC：需引出模擬信號 電纜連接，波形讀出 電纜驅(qū)動，阻性負(fù)載，功耗很大 不適合多通道集成——基于分立元件的前端讀出方式片上高速ADC：無驅(qū)動問題 多路開關(guān)，電平讀出 模擬電平讀出，功耗大大降低 切換的死時間需要高速ADC——基于集成電路的前端讀出方式,片

3、內(nèi)ADC的結(jié)構(gòu)選擇——主流ADC發(fā)展趨勢,,FLASH,多通道變換需要合適的精度，較快的速度 Σ-Δ：精度高、速度太慢 Pipeline：功耗、面積 Flash：功耗、面積太大，精度低 逐次逼近：精度速度都比較合適、功耗低,采樣保持電路在模數(shù)變換中的地位,多通道、高計數(shù)率變換需要較快的ADC變換速度S/H將信號離散化，使后端電路僅面對固定電平，降低了孔徑誤差的影響，對后端電路要求降低S/H電路是ADC動態(tài)誤差的主要來源

4、之一，對模數(shù)變換的性能影響至關(guān)重要高速、高精度ADC要求S/H電路具有較小的精度誤差（增益）和很小的建立時間（速度）設(shè)計采樣保持模塊，應(yīng)用在一款逐次逼近ADC設(shè)計中，實現(xiàn)實用性,7,主要內(nèi)容,設(shè)計需求結(jié)構(gòu)選擇工作原理設(shè)計指標(biāo)整體設(shè)計仿真結(jié)果部分測試結(jié)果改進方案,整體結(jié)構(gòu)和工作原理,全差分采樣保持電路，驅(qū)動后級逐次逼近ADC單元工作原理：復(fù)位： Φ1閉合，運放建立工作點，電容上極板電荷清零采樣： Φ1d閉合，電容充

5、電，輸入信號被采樣保持讀出： Φ2閉合，其他斷開，電容下極板翻轉(zhuǎn)到輸出端，作為運放反饋路徑進行信號讀出需采用兩相不交疊時鐘，防止交替過程中電荷泄放,,優(yōu)點,諧波全差分電路抑制偶次諧波開關(guān)注入效應(yīng)開關(guān)對差分支路注入等量電荷，電荷注入效應(yīng)和時鐘饋通效應(yīng)作為共模噪聲被抵消運放失調(diào)采樣相運放失調(diào)被電容儲存，讀出相被抵消。運放失調(diào)被自動消零電容匹配性電容值僅影響采樣速度，完全建立后采樣信號同電容值無關(guān)讀出相未發(fā)生電荷轉(zhuǎn)移，保持

6、信號同電容值也無關(guān)電容不需要精確匹配即能保證差分特性,輔助開關(guān)Φ1、 _Φ2：反饋開關(guān)尺寸失配將導(dǎo)致注入到輸入端的電荷不一致添加輔助開關(guān)消除有限電荷注入失配的影響,采樣開關(guān),采樣開關(guān)導(dǎo)通電阻決定采樣速率采用CMOS開關(guān)降低導(dǎo)通電阻導(dǎo)通電阻隨輸入信號電平而變化，導(dǎo)致諧波失真選擇開關(guān)合適的寬長比比例，使導(dǎo)通電阻隨輸入電平變化較較為平坦,10,全差分采樣保持運放設(shè)計,三個部分：運放主體：兩級增益連續(xù)時間共模反饋開關(guān)電容共模反

7、饋,11,性能要求：開環(huán)增益80dB單位增益帶寬100MHz負(fù)載電容6p建立時間小于20ns,結(jié)構(gòu)考慮,采用兩級結(jié)構(gòu)：增益要求80dB，單級難以實現(xiàn)；建立時間小于20ns，有帶寬要求Folded Cas+Gain Boosting？Doublet可能影響建立時間特性Telescopic：動態(tài)范圍主運放：差分對+共源共柵缺點：輸出動態(tài)范圍不如簡單共源減小vdsat保證動態(tài)范圍如果共源共柵在輸入級？輸入動態(tài)范圍受限

8、共模反饋復(fù)雜度增加,兩級結(jié)構(gòu)帶來共模反饋問題純連續(xù)時間共模反饋：動態(tài)范圍共模探測電阻驅(qū)動能力帶寬、穩(wěn)定性無法采用單一SC cmfb,開關(guān)電容共模反饋,SC cmfb通?？刂破霉?jié)點采用統(tǒng)一SC cmfb：正反饋，cmfb反饋環(huán)路需反相兩級分別采用獨立的SC cmfb？復(fù)雜：控制邏輯、開關(guān)、電容元件多利用部分連續(xù)時間共模反饋，復(fù)制第一級作為cmfb反相,連續(xù)時間共模反饋設(shè)計考慮,一般連續(xù)時間共模反饋問題阻性驅(qū)動、環(huán)路穩(wěn)

9、定性、動態(tài)范圍結(jié)構(gòu)選擇：直接復(fù)制輸入級、低阻輸出（不存在穩(wěn)定性問題）各工作點同輸入級相同，容易建立版圖可統(tǒng)一進行，提高匹配性環(huán)路穩(wěn)定性設(shè)計考慮及仿真,14,共模反饋環(huán)路穩(wěn)定性,,環(huán)路切斷點,采用理想共模反饋替代,,共模反饋環(huán)路相位裕度 > 60°,輸入共模范圍：0.5~3.3共模增益：- 46.3dB,運放AC性能分析,開關(guān)電容cmfb采用理想共模反饋替代Worst Case：GBW 100MHz增益

10、79dB相位裕度均 > 60°,集成電路制造工藝將使得實際電路參數(shù)偏離仿真值工藝Corner仿真確定了工藝制造的最壞條件，保證運放在各種工藝條件下性能均能滿足要求,開關(guān)電容共模反饋,傳統(tǒng)結(jié)構(gòu)工作原理參考電容被充至參考值探測電容探測實際工作點采樣相運放空閑，電容并聯(lián)，電荷分配，穩(wěn)定工作點保持相刷新參考電容，重新探測實際工作點尺寸選擇輸出端負(fù)載電容 vs. 收斂速度收斂速度：2個周期11bit建立時間：

11、正沿13ns，負(fù)沿15ns,17,采樣保持增益線性動態(tài)范圍,輸入差分Vpp 1.1V考察輸出 vs. 輸入線性度線性度好于2×10-5,18,采樣保持動態(tài)性能,采用10MHz采樣率仿真（實際為3.125MHz）256點FFT動態(tài)特性：采樣率10MHz，輸入信號351.5625kHz （相關(guān)采樣比為9）SFDR = 82.3dB,19,采樣保持版圖,1,2 2,3,4,主運放SC cmfb采樣

12、控制電源版圖設(shè)計考慮：共心匹配噪聲隔離電源網(wǎng)絡(luò)分配作為IP單元集成在逐次逼近ADC中,21,主要內(nèi)容,設(shè)計需求結(jié)構(gòu)選擇工作原理設(shè)計指標(biāo)整體設(shè)計仿真結(jié)果部分測試結(jié)果改進方案,22,測試環(huán)境,將采樣保持模塊集成于逐次逼近ADC中，對逐次逼近ADC進行測試測試平臺：基于Altera DE2開發(fā)板和板載Cyclone II FPGA完成數(shù)據(jù)讀出利用FPGA外部引腳控制芯片以及同芯片進行互聯(lián)利用FPGA內(nèi)部自帶

13、nios II軟核，同計算機進行通訊，完成數(shù)據(jù)傳遞,,FPGA,,USB,To PC,,,Socket,,LVDS Buffer,,DUT,,SDRAM,功能測試（通過片上模擬Probe buffer）,23,全差分采樣保持輸出,瞬態(tài)波形和建立良好變化開始在采樣開始后的第4個周期（100ns）同仿真相符,動態(tài)性能測試（連同ADC）,16384點FFT，采樣率3.125MHz，輸入信號211.52kHz（相關(guān)系數(shù)1109）（-3dBF

14、S）ADC的非線性較大，反映到頻譜中：無明顯諧波，雜波很多,24,初步刻度考慮,通過后端刻度，消除ADC非線性對動態(tài)性能的影響，從而留下采樣保持電路的諧波特性以供分析刻度方案：,25,實際SARADC,實際SARADC+刻度表,一般刻度方法基于DAC，精度受限，且主要適合于修正線性誤差（增益誤差、失調(diào)誤差），對非線性誤差修正能力很有限,基于正弦波的刻度方案,26,利用被測ADC采樣并FFT：得到精確的輸入正弦波的頻率FIR：通過F

15、IR濾波器構(gòu)建，確定各階系數(shù)，構(gòu)建極窄帶帶通濾波器——由于已知輸入信號特性，通頻帶僅設(shè)定為輸入頻率一個點輸入信號重建：利用上述FIR濾波器對輸入信號重新進行數(shù)字濾波，得到基本noise free的純凈參考正弦波利用running average方法獲得刻度表,刻度結(jié)果-低頻,27,刻度結(jié)果-中頻,28,刻度結(jié)果-高頻,29,定量總結(jié),30,刻度后，ADC整體動態(tài)性能SFDR約70dB，SNDR約45dBADC引入的非線性被刻度消除