ic基礎(chǔ)知識

1、IC設(shè)計基礎(chǔ)（流程、工藝、版圖、器件）1、我們公司的產(chǎn)品是集成電路，請描述一下你對集成電路的認識，列舉一些與集成電路相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。2、FPGA和ASIC的概念，他們的區(qū)別。答案：FPGA是可編程ASIC。ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設(shè)計和制造的。根據(jù)一個用戶的特定要求，能以低研制成本，短、交貨周期供貨的

2、全定制，半定制集成電路。與門陣列等其它ASIC(ApplicationSpecificIC)相比，它們又具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點3、什么叫做OTP片、掩膜片，兩者的區(qū)別何在？OTPmeansonetimeprogram，一次性編程MTPmeansmultitimeprogram，多次性編程OTP（OneTimeProgram）是MCU的一種存儲器類型MCU按其存

3、儲器類型可分為MASK(掩模)ROM、OTP(一次性可編程)ROM、FLASHROM等類型。MASKROM的MCU價格便宜，但程序在出廠時已經(jīng)固化，適合程序固定不變的應(yīng)用場合；FALSHROM的MCU程序可以反復(fù)擦寫，靈活性很強，但價格較高，適合對價格不敏感的應(yīng)用場合或做開發(fā)用途；OTPROM的MCU價格介于前兩者之間，同時又擁有一次性可編程能力，適合既要求一定靈活性，又要求低成本的應(yīng)用場合，尤其是功能不斷翻新、需要迅速量產(chǎn)的電子產(chǎn)品。

4、4、你知道的集成電路設(shè)計的表達方式有哪幾種？數(shù)字和模擬門海門陣列FPGAASICCPLD5、描述你對集成電路設(shè)計流程的認識。答案：集成電路設(shè)計的流程一般先要進行軟硬件劃分，將設(shè)計基本分為兩部分：芯片硬件設(shè)計和軟件協(xié)同設(shè)計。芯片硬件設(shè)計包括：1功能設(shè)計階段。設(shè)計人員產(chǎn)品的應(yīng)用場合，設(shè)定一些諸如功能、操作速度、接口規(guī)格、環(huán)境溫度及消耗功率等規(guī)格，以做為將來電路設(shè)計時的依據(jù)。更可進一步規(guī)劃軟件模塊及硬件模塊該如何劃分，哪些功能該整合于SOC內(nèi)

5、，哪些功能可以設(shè)計在電路板上。2設(shè)計描述和行為級驗證功能設(shè)計完成后，可以依據(jù)功能將SOC劃分為若干功能模塊，并決定實現(xiàn)這些功能將要使用的IP核。此階段將接影響了SOC內(nèi)部的架構(gòu)及各模塊間互動的訊號，及未來產(chǎn)品的可靠性。決定模塊之后，可以用VHDL或Verilog等硬件描述語言實現(xiàn)各模塊的設(shè)計。接著，利用VHDL或Verilog的電路仿真器，對設(shè)計進行功能驗證（functionsimulation，或行為驗證behavialsimulat

6、ion）。注意，這種功能仿真沒有考慮電路實際的延遲，但無法獲得精確的結(jié)果。3邏輯綜合確定設(shè)計描述正確后，可以使用邏輯綜合工具（synthesizer）進行綜合。綜合過程中，需要選擇適當(dāng)?shù)倪壿嬈骷欤╨ogiccelllibrary），作為合成邏輯電路時的參考依據(jù)。硬件語言設(shè)計描述文件的編寫風(fēng)格是決定綜合工具執(zhí)行效率的一個重要因素。事實上，綜合工具支持的HDL語法均是有限的，一些過于抽象的語法只適于作為系統(tǒng)評估時的仿真模型，而不能被綜合工

7、具接受。第二階段：總體設(shè)計確定設(shè)計對象和目標(biāo)，進一步明確芯片功能、內(nèi)外部性能要求，參數(shù)指標(biāo)論證各種可行方案，選擇最佳方式，加工廠家，工藝水準(zhǔn)。流程：【需求分析系統(tǒng)方案系統(tǒng)設(shè)計系統(tǒng)仿真】。第三階段：詳細設(shè)計和可測性設(shè)計分功能確定各個模塊算法的實現(xiàn)結(jié)構(gòu)，確定設(shè)計所需的資源按芯片的要求，速度，功耗，帶寬，增益，噪聲，負載能力，工作溫度等和時間，成本，效益要求選擇加工廠家，實現(xiàn)方式，（全定制，半定制，ASIC，F(xiàn)PGA等）；可測性設(shè)計與時序分析

8、可在詳細設(shè)計中一次綜合獲得，可測性設(shè)計常依據(jù)需要采用FullScan，PartScan等方式，可測性設(shè)計包括帶掃描鏈的邏輯單元，ATPG，以及邊界掃描電路BoundScan，測試Memy的BIST。流程：【邏輯設(shè)計子功能分解詳細時序框圖分塊邏輯仿真電路設(shè)計(算法的行為級，RTL級描述)功能仿真綜合(加時序約束和設(shè)計庫)電路網(wǎng)表網(wǎng)表仿真】。第四階段：時序驗證與版圖設(shè)計靜態(tài)時序分析從整個電路中提取出所有時序路徑，然后通過計算信號沿在路徑上的

9、延遲傳播，找出違背時序約束的錯誤(主要是SetupTime和HoldTime)與激勵無關(guān)。在深亞微米工藝中，因為電路連線延遲大于單元延遲，通常預(yù)布局布線反復(fù)較多，要多次調(diào)整布局方案，對布局布線有指導(dǎo)意義。流程：【預(yù)布局布線(SDF文件)網(wǎng)表仿真(帶延時文件)靜態(tài)時序分析布局布線參數(shù)提取SDF文件后仿真靜態(tài)時序分析測試向量生成】第五階段：加工與完備流程：【工藝設(shè)計與生產(chǎn)芯片測試芯片應(yīng)用】10、寫出asic前期設(shè)計的流程和相應(yīng)的工具。11、

10、集成電路前段設(shè)計流程，寫出相關(guān)的工具。先介紹下IC開發(fā)流程：1.）代碼輸入（designinput)用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼語言輸入工具：SUMMITVISUALHDLMENTRENI圖形輸入:composer(cadence)viewlogic(viewdraw)2.）電路仿真（circuitsimulation)將vhd代碼進行先前邏輯仿真，驗證功能描述是否正確數(shù)字電路仿真工具：Vero