soc試題庫

1、1.目前，集成電路產(chǎn)業(yè)鏈主要包括設(shè)計、制造、封裝和測試。2.一個完整的SoC設(shè)計包括系統(tǒng)結(jié)構(gòu)設(shè)計，軟件結(jié)構(gòu)設(shè)計和硬件設(shè)計。3.SOC按用途可分為專用SOC芯片類型和通用SOC芯片類型。4.SOC中常用處理器的可分為通用處理器、數(shù)字信號處理器、可配置處理器。5.SOC中典型的存儲器包括SRAM、SDRAM、DDRAM、ROM、和flash。6.目前的ESL工具通常采用工業(yè)標準語言進行建模，如CC、systemc、systemVerilog

2、等。7.SOC中常用的總線主要包括AMBA總線、AVALON總線、CeConnect總線、和Wishbone總線。8.總線設(shè)計需要考慮的因素主要包括總線寬度、時鐘頻率、仲裁機制、傳輸類型。9.IP核依設(shè)計流程不同，可分為：軟核、固核和硬核。10.SOC的英語全稱是systemonchip。11.目前的集成電路設(shè)計理念中IP是構(gòu)成SOC的基本單元。12.當前的SOC的設(shè)計正朝著速度快、容量大、體積小、質(zhì)量輕、功耗低的方向發(fā)展。13.SoC

3、的設(shè)計趨勢正從RTL級向電子系統(tǒng)級（ESL，ElectronicSystemLevel）轉(zhuǎn)移。14.ESL設(shè)計分成可分成三步，其包括：功能設(shè)計、基于應(yīng)用的架構(gòu)設(shè)計、基于平臺的架構(gòu)設(shè)計。15.驗證方法可以分為動態(tài)驗證、靜態(tài)驗證。16.常用的可測性設(shè)計包括：內(nèi)部掃描測試設(shè)計、邊界掃描測、自動測試矢量生成、存儲器內(nèi)建自測試。17.EDA布局布線流程包括：布局規(guī)劃、布局、器件放置、時鐘樹綜合、布線。18.世界IC產(chǎn)業(yè)為適應(yīng)技術(shù)的發(fā)展和市場的要求

4、，其產(chǎn)業(yè)結(jié)構(gòu)經(jīng)歷了3次重大變革分別是：以生產(chǎn)為導向的初級階段、FOUNDRY與FABLESS設(shè)計公司的崛起階段、“四大分離”的IC產(chǎn)業(yè)階段。19.SOC的系統(tǒng)架構(gòu)設(shè)計的過程可以分為3個階段分別是：功能設(shè)計階段、應(yīng)用驅(qū)動的系統(tǒng)架構(gòu)設(shè)計階段、平臺導向的系統(tǒng)架構(gòu)設(shè)計階段。20.目前市場上主要的兩種flash分別是：nfalsh、nflash。21、用于多核SOC性能的兩條定律分別是：阿姆達定律、古斯塔夫森定律。22、目前幾種典型的多核SOC系

5、統(tǒng)架構(gòu)分別是：片上網(wǎng)絡(luò)、可重構(gòu)SOC、TI開放式多媒體應(yīng)用平臺（OMAP）架構(gòu)。23、ESL設(shè)計的核心是事務(wù)級建模。24、ESL設(shè)計流程包含:系統(tǒng)級描述、體系架構(gòu)設(shè)計、軟硬件劃分、軟硬件協(xié)同設(shè)計和驗證。25、事務(wù)級模型可分為3種：沒有時序信息的模型、周期近似的模型、精確到每個周期的模型。26、事務(wù)層是介于算法抽象層、和RTL抽象層之間。27、一個完整的IP硬核應(yīng)該包含以下模型：功能模型、時序模型、功耗模型、測試模簡答題：1、集成電路發(fā)展

6、經(jīng)歷的6個階段？第一階段：1962年制造出包含12個晶體管的小規(guī)模集成電路（SSI，SmallScaleIntegration）。第二階段：1966年集成度為100～1000個晶體管的中規(guī)模集成電路（MSI，MediumScaleIntegration）。第三階段：1967～1973年，研制出1千～10萬個晶體管的大規(guī)模集成電路（LSI，LargeScaleIntegration）。第四階段：1977年研制出在30平方毫米的硅晶片上集成

7、15萬個晶體管的超大規(guī)模集成電路（VLSI，VeryLargeScaleIntegration）。第五階段：1993年隨著集成了1000萬個晶體管的16MBFLASH和256MBDRAM的研制成功，進入了特大規(guī)模集成電路（ULSI，UltraLargeScaleIntegration）時代。第六階段：1994年由于集成1億個元件的1GBDRAM的研制成功，進入巨大規(guī)模集成電路（GSI，GigaScaleIntegration）時代。2、

8、SOC相比較其它類型的集成電路其優(yōu)勢有哪些？可以實現(xiàn)更為復雜的系統(tǒng)、具有較低的設(shè)計成本、具有更高的可靠性、縮短產(chǎn)品設(shè)計時間、減少產(chǎn)品反復的次數(shù)、可以滿足更小尺寸的設(shè)計要求、可達到低功耗的設(shè)計要求3、時鐘偏斜（slew）產(chǎn)生的原因是什么？時鐘偏斜造成競爭冒險的原因是什么？由于版圖上到達每個觸發(fā)器時鐘端口的連線長度不同，驅(qū)動單元的負載不同等原因，若果沒有經(jīng)過處理，全局時鐘會到達每個時序邏輯單元的時間就不可能相同。這種時鐘到達時間在空間上的差

9、別成為時鐘偏斜（clockskew）。時鐘偏斜造成的后果是非常嚴重的，時鐘延時到達，會造成數(shù)據(jù)到達的建立時間不夠，如果時鐘提前到達，會造成數(shù)據(jù)不滿足保持時間的要求，從而會造成競爭冒險。4、SOC系統(tǒng)架構(gòu)設(shè)計的總體目標與各個階段分別是什么？目標：設(shè)計者針對應(yīng)用的特點，選取合適的功能模塊和模塊之間數(shù)據(jù)的通信方式，在滿足總線吞吐率、芯片面積、功耗等一些列系統(tǒng)約束的條件下，從眾多的系統(tǒng)架構(gòu)方案中找到最優(yōu)的SOC系統(tǒng)架構(gòu)方案。階段：功能設(shè)計階段、