高級計算機體系結(jié)構(gòu)總結(jié)

1、1.1.摩爾定律內(nèi)容及其對現(xiàn)代計算機的影響？摩爾定律內(nèi)容及其對現(xiàn)代計算機的影響？答：摩爾定律是由英特爾名譽董事長戈登摩爾經(jīng)過長期觀察指出的。主要內(nèi)容是集成電路芯片上所集成的晶體管數(shù)將每隔18個月翻一番，微處理器的性能將提高一倍，價格下降一半。影響：（1）歸納了信息技術(shù)進步的速度，比如半導(dǎo)體芯片的發(fā)展；（2）帶動了芯片產(chǎn)業(yè)自熱化得競爭，是公司發(fā)展的驅(qū)動力；（3）指導(dǎo)著高科技產(chǎn)業(yè)中設(shè)計者們的工作，讓生產(chǎn)找到了提高產(chǎn)品性能的途徑。摩爾定律實際

2、上是關(guān)于人類信念的定律，當(dāng)人們相信某件事情一定能做到時就會努力去實現(xiàn)它。2.Pipling2.Pipling指令集流水線段各是什么？指令集流水線段各是什么？答：一條指令流水線由五段組成：（1）取指令（IF）：發(fā)送程序計數(shù)器PC到內(nèi)存，取出當(dāng)前指令，更新PC；（2）指令譯碼（ID）：判斷指令類型，從寄存器取操作數(shù)（3）計算有效地址或者執(zhí)行（EX）：計算內(nèi)存操作數(shù)的有效地址，分支跳轉(zhuǎn)的有效地址，執(zhí)行（4）訪存取數(shù)（MEM）：用有效地址去訪存

3、取數(shù)或存數(shù)，用分支跳轉(zhuǎn)有效地址更新PC（5）寫回（結(jié)果寫回寄存器WB）3.3.什么原因?qū)е铝魉€停止，怎樣解決？什么原因?qū)е铝魉€停止，怎樣解決？答：要使流水線具有良好的性能，必須使流水線暢通流動，不發(fā)生斷流，但由于流水過程中發(fā)生以下三種相關(guān)沖突而停止：結(jié)構(gòu)相關(guān)，數(shù)據(jù)相關(guān)，控制相關(guān)。結(jié)構(gòu)相關(guān)：當(dāng)數(shù)據(jù)和指令放在同一個存儲器且只有一個訪問口時，便發(fā)生兩條指令爭用存儲器資源的相關(guān)沖突，解決辦法：一是指令停頓一排再啟動，插入一個氣泡，二是增設(shè)一

4、個存儲器，將指令和數(shù)據(jù)分別放在兩個存儲器中。數(shù)據(jù)相關(guān)：在一個程序中，如果必須等前一條指令執(zhí)行完畢后，才能執(zhí)行后一條指令，那么這兩條指令就是數(shù)據(jù)相關(guān)的，解決辦法：一是插入氣泡，二是流水CPU的運算器中特意設(shè)置若干運算結(jié)果緩沖寄存器，暫時保留運算結(jié)果，以便于后繼指令直接使用；三是推遲后繼指令的執(zhí)行，直到前面的指令的結(jié)果產(chǎn)生為止，這樣大大影響流水線的吞吐率。控制相關(guān)：是由轉(zhuǎn)移指令引起的，當(dāng)執(zhí)行轉(zhuǎn)移指令時，依據(jù)轉(zhuǎn)移條件產(chǎn)生的結(jié)果，可能為順序取下

5、一條指令，也可能轉(zhuǎn)移到新的目標(biāo)地址取指令，從而使流水線發(fā)生斷流，為減少轉(zhuǎn)移指令對流水線性能的影響，可采用延遲轉(zhuǎn)移法和轉(zhuǎn)移預(yù)測法。4.4.5段流水線，可把段流水線，可把CPUCPU性能提高性能提高5倍，實際卻做不到，什么原因，解決方法？倍，實際卻做不到，什么原因，解決方法？答：不能提高倍數(shù)的原因可能是由于：（1）流水線各段的所需時間不相等，受到慢的流水線段影響，（2）流水線的充滿和排空需要時間（3）輸入的任務(wù)不是連續(xù)的，程序本身存在相關(guān)的

6、沖突，有氣泡。解決辦法：當(dāng)流水線中各段的執(zhí)行時間不完全相等時，流水線中就存在有“瓶頸”。解決流水線“瓶頸”問題的方法主要有兩種。一種方法是將流水線的“瓶頸”部分再細分。這樣，每一個功能段及子功能段的延遲時間均為??t。如果由于結(jié)構(gòu)等方面的原因，瓶頸功能段不能再細分時，可以采用，通過重復(fù)設(shè)置瓶頸功能段，讓多個瓶頸功能段并行工作。5指令集的用途？指令集的用途？RISCRISC和CISCCISC指令集不一樣，計算機分為精簡指令系統(tǒng)和復(fù)雜指令系

7、統(tǒng)計算機，這導(dǎo)致的優(yōu)缺點？指令集不一樣，計算機分為精簡指令系統(tǒng)和復(fù)雜指令系統(tǒng)計算機，這導(dǎo)致的優(yōu)缺點？答：用途：CPU依靠指令來自計算和控制系統(tǒng)，每款CPU在設(shè)計時就規(guī)定了一系列與其硬件電路相配合的指令系統(tǒng)。指令的強弱也是CPU的重要指標(biāo)，指令集是提高微處理器效率的最有效工具之一。從現(xiàn)階段的主流體系結(jié)構(gòu)講，指令集可分為復(fù)雜指令集和精簡指令集兩部分。CISC優(yōu)點：CICS指令系統(tǒng)的功能比較強大，能取代一些用軟件實現(xiàn)的功能。缺點：指令系統(tǒng)比較

8、龐大，指令數(shù)目200300條，運行速度慢，帶來了體系結(jié)構(gòu)復(fù)雜，成本高，使得計算機的研制周期變長，難以保證正確性，不容易調(diào)試維護，而且由于采用了大量使用頻率較低的復(fù)雜指令而造成硬件資源浪費。尋址方式多，指令格式多，指令字長格式不固定，可訪存儲器不受限制，各指令使用頻率相差大，大多數(shù)采用微程序控制器，功能不均衡，不易于用流水線提高性能。RISC優(yōu)點：指令長度固定，指令格式種類少，尋址方式種類少，只有取存數(shù)指令訪問存儲器，其余的指令的操作都在

9、寄存器間進行。大部分指令在一個機器周期內(nèi)完成。繼承了CISC指令系統(tǒng)的成功技術(shù)，并在克服了CISC機器缺點的基礎(chǔ)上發(fā)展起來的，使得處理器的結(jié)構(gòu)更加合理，更簡單，具有更高的性能和執(zhí)行效率，并降低處理器的開發(fā)成本。一般高級語言編程，特別重視編譯優(yōu)化工作，并利用指令流水線調(diào)度以減少程序執(zhí)行時間。缺點：CPU中通用寄存器的數(shù)量相當(dāng)多，以硬布線控制為主，不用或者少用微指令控制，強調(diào)對指令流水線的優(yōu)化，RISC使得它的編譯程序變得復(fù)雜，軟件系統(tǒng)開發(fā)

10、時間比CISC機器長。6典型指令集結(jié)構(gòu)典型指令集結(jié)構(gòu)MIPSMIPS和ARMARM指令集的特點。指令集的特點。ARM（1）指令長度固定32位，（2）尋址方式簡單，執(zhí)行效率高，（3）大量使用寄存器，執(zhí)行速度快（4）大多數(shù)數(shù)據(jù)操作在寄存器中完成，支持大端，小端，每條指令前4段均為NZCV。MIPS有三種指令格式（1）R類型，從寄存器堆中讀取兩個源操作數(shù)，結(jié)果返回給寄存器堆（2）I類型，使用一個16位的立即數(shù)作為一個源操作數(shù)（3）J類型，使用

11、一個26位的立即數(shù)作為跳轉(zhuǎn)目標(biāo)地址。ARM指令特點：所有指令都是帶條件的，具有靈活的第2操作數(shù)，既可以是立即數(shù)，也可以是邏輯運算符，有協(xié)處理器的作用，ARM內(nèi)核可以提供協(xié)處理器指令接口，通過擴展協(xié)議處理器完成復(fù)雜功能。ARM有兩種指令集，16位Thumb和32位的ARM指令集。具有RISC指令特點。由于指令長度為32位，無法在1條指令中存放32位的立即數(shù)，一般立即數(shù)為5—12位。7為什么要設(shè)置內(nèi)存的層次結(jié)構(gòu)？內(nèi)存層次行的原理：時間局部性

12、和空間局部性各是什么？為什么要設(shè)置內(nèi)存的層次結(jié)構(gòu)？內(nèi)存層次行的原理：時間局部性和空間局部性各是什么？答：（1）處理器與主存之間的速度差異很大，對存儲器的要求是容量大速度快成本低，為了解決這方面的矛盾，采用存儲器層次結(jié)構(gòu)。（2）程序訪問的局部性原理：程序經(jīng)常會重復(fù)使用它最近使用過的指令和數(shù)據(jù)，經(jīng)驗指出程序有90%的執(zhí)行時間執(zhí)行的是其10%的代碼。局部性原理意味著我們可以用最近使用過的指令和數(shù)據(jù)，在一定誤差范圍內(nèi)合理的預(yù)測將要使用到的指令數(shù)

13、據(jù)。時間局部性說明最近使用過的指令或數(shù)據(jù)很有可能即將被使用?？臻g局部性是說地址相鄰的指令或數(shù)據(jù)可能在一定時間內(nèi)被連續(xù)使用。8主存與主存與CacheCache的地址映射方式？各種方式的優(yōu)缺點？的地址映射方式？各種方式的優(yōu)缺點？答：Cache的映射策略指的是內(nèi)存與Cache之間如何建立相互映射關(guān)系。可分為：直接映射方式：每個內(nèi)存塊只能被唯一的映射到一條Cache中；優(yōu)點：硬件實現(xiàn)很簡單，不需要采用相聯(lián)訪問的存儲器，訪問速度也比較快。實際上采

14、用直接相聯(lián)方式的Cache不需要進行地址變換，因為主存地址的低位部分就是Cache的地址。缺點：塊的沖突率比較高。當(dāng)主存中的兩個或兩個以上的塊都映像到Cache的同一塊中，而這些塊又都是當(dāng)前的常用塊時，Cache的命中率會很低。這時，即使Cache中還有很多空閑的塊，也幫不上忙。K路組相聯(lián)映射方式：cache被分解為若干個組，每個組由K個Block組成；組直接映射，組內(nèi)映射到任意Block優(yōu)點：與直接映像方式相比，最明顯的優(yōu)點是塊的沖突

15、率大大降低。缺點：由于組相聯(lián)映像方式在組內(nèi)部需要進行相聯(lián)比較，因此，實現(xiàn)的難度和造價要比直接映像方式高。全相聯(lián)映射方式：內(nèi)存塊可以被映射到Cache中的任意一個Block。優(yōu)點：塊的沖突率最小，Cache的利用率也最高。缺點：但是，需要一個相聯(lián)訪問速度很快、容量為C的相聯(lián)存儲器，其代價很高。而且，相聯(lián)比較所花費的時間將影響Cache的訪問速度。Complement:(選擇性看)當(dāng)CPU在Cache中找到藥訪問的數(shù)據(jù)項，被稱為Cache命

16、中；當(dāng)CPU找不到，就叫Cache缺失。CPU與Cache之間的數(shù)據(jù)交換是以字為單位，而Cache與主存之間的數(shù)據(jù)交換是以塊為單位。一個程序需要的所有數(shù)據(jù)并不是都駐留在內(nèi)存中，如果系統(tǒng)中包含虛擬存儲器，那么1616.關(guān)于多級存儲結(jié)構(gòu)：關(guān)于多級存儲結(jié)構(gòu)：寄存器Cache主存儲器磁盤磁帶從用戶的角度看：存儲器的三個主要指標(biāo)是：容量，速度，和價格速度越快，單位價格越多2.速度越慢，每位價格越低3。容量越大，速度就越慢。圖中的由上至下每位的價格

17、越來越來低，速度越來越慢，容量越來越大。CPU訪問的頻率也越來越低，最上層的寄存器通常都置于CPU內(nèi)部參與運算，CPU內(nèi)有幾十個寄存器，速度最快，價格最高，容量最小，主存用來存放將要參與運算的程序和數(shù)據(jù)，速度與CPU速度相差較大，為了減少他們之間的速度差異，我們插入一種速度更快，容量更小的高速緩沖存儲器Cache，其價位高于主存，主存與緩存之間數(shù)據(jù)的調(diào)動由硬件自動完成常見的兩種層次結(jié)構(gòu)：Cache—主存，主存輔存三級存儲結(jié)構(gòu)。并行存儲器

18、：設(shè)置多個獨立的存儲器，讓他們并行工作，在一個存儲周期內(nèi)可以訪問到多個數(shù)據(jù)，這是提高存儲器速度最直接的方法。由并行訪問存儲器，交叉訪問存儲器，無訪問沖突并行存儲器，三種存儲器。17在“Cache—主存”層次中，主存的更新算法有哪兩種？它們各有什么特點？答：（1）寫直達法：是利用Cache—主存存儲器層次在處理機和主存之間的直接通路，每當(dāng)處理機寫入Cache的同時，也通過此通路直接寫入主存，這樣在塊替換時，就不必先寫回主存，而可以立即調(diào)入

19、新塊，易于實現(xiàn)，而且下一級存儲器中的數(shù)據(jù)總是最新的。（2）寫回法：是指在CPU執(zhí)行寫操作命中Cache時，信息只寫入Cache，僅當(dāng)需要被替換時，才將已被寫入過的Cache塊先送回主存，然后再調(diào)入新塊。速度快，“寫”操作能以Cache存儲器的速度進行。而且對于同一單元的多個寫最后只需一次寫回下一級存儲器，有些“寫”只到達Cache，不到達主存，因而所使用的存儲器頻帶較低。18簡述“Cache—主存”層次與“主存—輔存”層次的區(qū)別。答：存

20、儲層次比較項目“Cache—主存”層次“主存—輔存”層次目的為了彌補主存速度的不足為了彌補主存容量的不足存儲管理的實現(xiàn)全部由專用硬件實現(xiàn)主要由軟件實現(xiàn)訪問速度的比值（第一級比第二級）幾比一幾萬比一典型的塊（頁）大小幾十個字節(jié)幾百到幾千個字節(jié)CPU對第二級的訪問方式可直接訪問均通過第一級不命中時CPU是否切換不切換切換到其它進程1919多處理機多處理機CacheCache一致性問題一致性問題答：在共享存儲器的多處理機中，每臺處理機都有自己

21、專用的Cache。當(dāng)在此類多處理機上運行一個具有多個進程的程序時，各處理機可能會使用到共享存儲器中的同一數(shù)據(jù)塊，為維持多處理機的高速運行，這些共享數(shù)據(jù)塊將被調(diào)入各自的Cache中，如果分布在共享存儲器中的同一塊數(shù)據(jù)的不同Cache拷貝出現(xiàn)了不一致，就可能危及系統(tǒng)的正常運行，這就是Cache一致性問題。產(chǎn)生原因：1，由共享可寫數(shù)據(jù)引起的Cache不一致；2。由進程遷移引起的Cache不一致；3。由繞過Cache的IO操作引起的不一致。一致

22、性協(xié)議主要有：1基于總線的監(jiān)聽一致性協(xié)議（snoopycoherencyprotocol），此類協(xié)議需要由總線或環(huán)提供的廣播機制，通過監(jiān)聽總線(snoopybus)實現(xiàn)。主要思想是不斷監(jiān)聽總線上處理機和存儲器模塊間的Cache操作事件，各處理機根據(jù)監(jiān)聽的信息對各自Cache中的數(shù)據(jù)采取保持一致性的措施。另一種是基于目錄的一致性協(xié)議，此類協(xié)議需要建立一個Cache目錄，記錄共享數(shù)據(jù)的處理機信息，當(dāng)某一個處理機完成寫操作后，同時通過此數(shù)據(jù)塊