第四章上機(jī)實(shí)驗(yàn)

1、EDA技術(shù)實(shí)用教程,第4章,VHDL設(shè)計(jì)初步上機(jī)、實(shí)驗(yàn),步驟1：為本項(xiàng)工程設(shè)計(jì)建立文件夾。 myprject/XXX 注意：文件夾名不能用中文，且不可帶空格。步驟2：輸入設(shè)計(jì)項(xiàng)目和存盤(注意要save as yyy.vhd)步驟3：將設(shè)計(jì)項(xiàng)目設(shè)置成工程文件(project)步驟4：選擇目標(biāo)器件并編譯（不選擇目標(biāo)器件編譯）步驟5：時(shí)序仿真（功能仿真） 建立波形文件/輸入信號(hào)節(jié)點(diǎn)/設(shè)置

2、波形參量/設(shè)置仿真時(shí)間/加輸入信號(hào)/存盤（ 用yyy.scf存與vhd同一目錄）/運(yùn)行仿真器/分析結(jié)果步驟6：引腳鎖定步驟7：編程下載步驟8：用例化語(yǔ)句編寫頂層文件的VHDL代碼，并以文件名.vhd存在同一目錄中。重復(fù)步驟2－5。,,省略,VHDL文本輸入設(shè)計(jì)方法步驟,詳細(xì)可參考p92 _4.4節(jié),上 機(jī),實(shí)驗(yàn)4-1 簡(jiǎn)單組合電路的設(shè)計(jì),(1) 實(shí)驗(yàn)?zāi)康模菏煜ax+plusⅡ的VHDL文本設(shè)計(jì)流程全過(guò)程，學(xué)習(xí)簡(jiǎn)單組合電路

3、的設(shè)計(jì)、多層次電路設(shè)計(jì)、仿真。(2) 上機(jī)內(nèi)容：p106－107，（2）（3）【（6）（7）_第三次實(shí)驗(yàn)課內(nèi)容】 注：上機(jī)仿真驗(yàn)證即可。,(3)實(shí)驗(yàn)內(nèi)容2：將4.4節(jié)的多路選擇器看成是一個(gè)元件mux21a，利用元件例化語(yǔ)句描述圖4-38，并將此文件放在同一目錄中。以下是參考程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUXK IS PORT (a1

4、，a2，a3，s0，s1 : IN STD_LOGIC; outy : OUT STD_LOGIC ); END ENTITY MUXK; ARCHITECTURE BHV OF MUXK IS COMPONENT MUX21A PORT ( a，b，s : IN STD_LOGIC; y : OUT STD_LOGIC);

5、 END COMPONENT ； SIGNAL tmp : STD_LOGIC; BEGIN u1 : MUX21A PORT MAP(a=>a2，b=>a3，s=>s0，y=>tmp); u2 : MUX21A PORT MAP(a=>a1，b=>tmp，s=>s1，y=>outy); END ARCHITECTURE BHV ;,復(fù)習(xí)

6、 p86-104預(yù)習(xí)2位十進(jìn)制數(shù)字頻率計(jì)設(shè)計(jì)（已經(jīng)做完的同學(xué)可以考慮p167_實(shí)驗(yàn)與設(shè)計(jì)中的6_2） 設(shè)計(jì)(兩人一組任選1題，上繳vhd、scf和doc說(shuō)明等文件)P105_4-1~4-6下次課上課地點(diǎn)本樓教室506（影像）、504（電子）,實(shí) 驗(yàn),實(shí)驗(yàn)4-1 簡(jiǎn)單組合電路的設(shè)計(jì),(1) 實(shí)驗(yàn)?zāi)康模菏煜ax+plusⅡ的VHDL文本設(shè)計(jì)流程全過(guò)程，學(xué)習(xí)簡(jiǎn)單組合電路的設(shè)計(jì)、多層次電路設(shè)計(jì)、仿真和硬件測(cè)試。,(6)

7、 附加內(nèi)容：根據(jù)本實(shí)驗(yàn)以上提出的各項(xiàng)實(shí)驗(yàn)內(nèi)容和實(shí)驗(yàn)要求，設(shè)計(jì)1位全加器。 首先用Max+plusⅡ完成4.3節(jié)給出的全加器的設(shè)計(jì)，包括仿真和硬件測(cè)試。實(shí)驗(yàn)要求分別仿真測(cè)試底層硬件或門和半加器，最后完成頂層文件全加器的設(shè)計(jì)和測(cè)試，給出設(shè)計(jì)原程序，程序分析報(bào)告、仿真波形圖及其分析報(bào)告。,實(shí)驗(yàn)4-1 簡(jiǎn)單組合電路的設(shè)計(jì),實(shí)驗(yàn)報(bào)告要求：根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測(cè)試和詳細(xì)實(shí)驗(yàn)過(guò)程；給出程序分

8、析報(bào)告、仿真波形圖及其分析報(bào)告。,(7) 實(shí)驗(yàn)習(xí)題：以此1位二進(jìn)制全加器為基本元件，用例化語(yǔ)句寫出8位二進(jìn)制全加器的頂層文件，并討論此加法器的電路特性。,標(biāo)號(hào) : FOR 循環(huán)變量 in 取值范圍 GENERATE 并行語(yǔ)句 END GENERATE （標(biāo)號(hào)）;,IBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;

9、 ENTITY adder8b IS PORT (ain,bin : IN STD_LOGIC_VECTOR(8 DOWNTO 1); cin : IN STD_LOGIC; cout : OUT STD_LOGIC; sum : OUT STD_LOGIC_VECTOR(8 DOWNTO 1) ); END ENTITY adder8b;

10、 ARCHITECTURE one OF adder8b IS COMPONENT f_adder PORT ( ain,bin,cin : IN STD_LOGIC; cout,sum : OUT STD_LOGIC); END COMPONENT; SIGNAL d :STD_LOGIC_VECTOR(1 TO 7) ; BEGIN u1 : f_

11、adder PORT MAP(ain=>ain(1),bin=>bin(1),cin=>cin, cout=>d(1),sum=>sum(1)); u2 : f_adder PORT MAP(ain=>ain(2),bin=>bin(2),cin=>d(1),cout=>d(2),sum=>sum(2)); u3 : f_adder PORT MAP(ai

12、n=>ain(3),bin=>bin(3),cin=>d(2),cout=>d(3),sum=>sum(3)); u4 : f_adder PORT MAP(ain=>ain(4),bin=>bin(4),cin=>d(3),cout=>d(4),sum=>sum(4)); u5 : f_adder PORT MAP(ain=>ain(5),bin=>

13、;bin(5),cin=>d(4),cout=>d(5),sum=>sum(5)); u6 : f_adder PORT MAP(ain=>ain(6),bin=>bin(6),cin=>d(5),cout=>d(6),sum=>sum(6)); u7 : f_adder PORT MAP(ain=>ain(7),bin=>bin(7),cin=>d(6)

14、,cout=>d(7),sum=>sum(7)); u8 : f_adder PORT MAP(ain=>ain(8),bin=>bin(8),cin=>d(7),cout=>cout,sum=>sum(8)); END ARCHITECTURE one;,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY adder8

15、b_usegen IS PORT (ain,bin : IN STD_LOGIC_VECTOR(8 DOWNTO 1); cin : IN STD_LOGIC; cout : OUT STD_LOGIC; sum : OUT STD_LOGIC_VECTOR(8 TO 1) ); END ENTITY adder8b_usegen; ARCHI

16、TECTURE one OF adder8b_usegen IS COMPONENT f_adder PORT ( ain,bin,cin : IN STD_LOGIC; cout,sum : OUT STD_LOGIC); END COMPONENT; SIGNAL d :STD_LOGIC_VECTOR(0 TO 8) ; BEGIN d(0)ain(i

17、),bin=>bin(i),cin=>d(i-1), cout=>d(i),sum=>sum(i)); END GENERATE; END ARCHITECTURE one;,實(shí)驗(yàn)4-2 簡(jiǎn)單時(shí)序電路的設(shè)計(jì)（選做）,(1) 實(shí)驗(yàn)?zāi)康模菏煜AX+plusⅡ的VHDL文本設(shè)計(jì)過(guò)程，學(xué)習(xí)簡(jiǎn)單時(shí)序電路的設(shè)計(jì)、仿真和硬件測(cè)試。(2) 實(shí)驗(yàn)內(nèi)容1：根據(jù)實(shí)驗(yàn)4-1的步驟和要求，設(shè)計(jì)觸發(fā)器(使用例4-7)，

18、給出程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測(cè)試及詳細(xì)實(shí)驗(yàn)過(guò)程。(4) 實(shí)驗(yàn)內(nèi)容3：只用一個(gè)1位二進(jìn)制全加器為基本元件和一些輔助的時(shí)序電路，設(shè)計(jì)一個(gè)8位串行二進(jìn)制全加器，具體要求見書p107。,復(fù)習(xí) 第四章預(yù)習(xí)p127_141交實(shí)驗(yàn)一（第六章）實(shí)驗(yàn)報(bào)告下次課上課地點(diǎn)本樓204機(jī)房,,,,,STEP1：建立工作庫(kù)文件夾,,STEP2：輸入設(shè)計(jì)項(xiàng)目原理圖/VHDL文本代碼,STEP3：存盤，注意 原理圖/文本取名,STEP

19、4：將設(shè)計(jì)項(xiàng)目設(shè)置成Project,,,,,STEP5：選擇目標(biāo)器件,,,,,STEP11： 硬件測(cè)試,,STEP9：引腳鎖定并編譯,STEP8：仿真測(cè) 試和波形分析,STEP7：建立仿真波形文件,,,,,STEP6：?jiǎn)?dòng)編譯,,,STEP10：編程 下載/配置,,VHDL文本輸入設(shè)計(jì)流程,4.4 VHDL文本輸入設(shè)計(jì)方法初步,為設(shè)計(jì)MUX新建一個(gè)文件夾作工作庫(kù),文件夾名取為My_prjct注意，不可用中文！

20、,4.4.1 編輯輸入并保存VHDL源文件,新建一個(gè)設(shè)計(jì)文件,使用文本輸入方法設(shè)計(jì)，必須選擇打開文本編輯器,圖4-12 建立文本編輯器對(duì)話框,圖4-13 在文本編輯窗中輸入VHDL文件并存盤,文本編輯窗,用鍵盤輸入設(shè)計(jì)文件：多路選擇器,存盤文件名必須取為：mux21a.vhd,注意，要存在自己建立的文件夾中,文件存盤后，關(guān)鍵詞將改變顏色！否則文件名一定有錯(cuò)！,4.4.2 將當(dāng)前設(shè)計(jì)設(shè)定為工程和選定目標(biāo)器件,圖

21、4-14 設(shè)定當(dāng)前文件為工程,首先點(diǎn)擊這里,然后選擇此項(xiàng)，將當(dāng)前的文本設(shè)計(jì)文件設(shè)置成工程,最后注意此路徑指向的改變,注意，此路徑指向當(dāng)前的工程！,首先選擇這里,器件系列選擇窗，選擇ACEX1K系列,根據(jù)實(shí)驗(yàn)板上的目標(biāo)器件型號(hào)選擇，如選EP1K100,注意，首先消去這里的勾，以便使所有速度級(jí)別的器件都能顯示出來(lái),選擇編譯器,編譯窗,4.4.3 選擇VHDL文本編譯版本號(hào)和排錯(cuò),圖4-15 設(shè)定VHDL編譯版本號(hào)

22、,選擇此項(xiàng),選擇VHDL1993項(xiàng),選擇此項(xiàng),消去這里的勾,編譯出錯(cuò)！,4.4.3 選擇VHDL文本編譯版本號(hào)和排錯(cuò),圖4-16 確定設(shè)計(jì)文件中的錯(cuò)誤,打開錯(cuò)誤提示窗,錯(cuò)誤所在,錯(cuò)誤所在,改正錯(cuò)誤,,完成編譯！,首先選擇此項(xiàng)，為仿真測(cè)試新建一個(gè)文件,4.4.4 時(shí)序仿真,選擇波形編輯器文件,從SNF文件中輸入設(shè)計(jì)文件的信號(hào)節(jié)點(diǎn),點(diǎn)擊“LIST”,SNF文件中的信號(hào)節(jié)點(diǎn),用此鍵選擇左窗中需要的信號(hào)進(jìn)入右窗,最后點(diǎn)擊“O

23、K”,消去這里的勾，以便方便設(shè)置輸入電平,在Options菜單中消去網(wǎng)格對(duì)齊Snap to Grid的選擇(消去對(duì)勾),選擇End Time調(diào)整仿真時(shí)間區(qū)域。,選擇65微秒比較合適,用此鍵改變仿真區(qū)域坐標(biāo)到合適位置。,先點(diǎn)擊‘b’，將其點(diǎn)為黑色,然后先點(diǎn)擊此處將彈出時(shí)鐘周期設(shè)置窗,,設(shè)置輸入信號(hào)‘b’的周期為800ns,設(shè)置輸入信號(hào)‘a(chǎn)’的周期為2us,仿真波形文件存盤！,,選擇仿真器,運(yùn)行仿真器,4.4.4

24、 時(shí)序仿真,圖4-17 mux21a仿真波形,引腳對(duì)應(yīng)情況實(shí)驗(yàn)板位置 多路選擇器信號(hào) 通用目標(biāo)器件引腳名 目標(biāo)器件EP1K30TC144引腳號(hào) 1、鍵8： s PIO13 272、揚(yáng)聲器

25、 y SPEAKER 993、時(shí)鐘輸入信號(hào) b CLOCK0 1264、時(shí)鐘輸入信號(hào) a

26、 CLOCK5 56,選擇引腳鎖定選項(xiàng),引腳窗,此處輸入信號(hào)名,此處輸入引腳名,按鍵“ADD”即可,注意引腳屬性錯(cuò)誤引腳名將無(wú)正確屬性！,再編譯一次，將引腳信息進(jìn)去,選擇編程器，準(zhǔn)備將設(shè)計(jì)好的半加器文件下載到目器件中去,編程窗,在編程窗打開的情況下選擇下載方式設(shè)置,選擇此項(xiàng)下載方式,下載（配置）成功！,實(shí)

27、 驗(yàn),實(shí)驗(yàn)4-1 簡(jiǎn)單組合電路的設(shè)計(jì),(1) 實(shí)驗(yàn)?zāi)康模菏煜ax+plusⅡ的VHDL文本設(shè)計(jì)流程全過(guò)程，學(xué)習(xí)簡(jiǎn)單組合電路的設(shè)計(jì)、多層次電路設(shè)計(jì)、仿真和硬件測(cè)試。(2) 實(shí)驗(yàn)內(nèi)容1：首先按照4.4節(jié)給出的步驟，利用MAX+plusⅡ完成2選1多路選擇器的文本編輯輸入(mux21a.vhd)和仿真測(cè)試等步驟，給出圖4-17所示的仿真波形。最后在實(shí)驗(yàn)系統(tǒng)上進(jìn)行硬件測(cè)試，實(shí)際驗(yàn)證本項(xiàng)設(shè)計(jì)的功能。,(3 )實(shí)驗(yàn)內(nèi)容2：將4.4節(jié)的多路選

28、擇器看成是一個(gè)元件mux21a，利用元件例化語(yǔ)句描述圖4-38，并將此文件放在同一目錄E:\muxfile中。以下是參考程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUXK IS PORT (a1，a2，a3，s0，s1 : IN STD_LOGIC; outy : OUT STD_LOGIC ); END

29、ENTITY MUXK; ARCHITECTURE BHV OF MUXK IS COMPONENT MUX21A PORT ( a，b，s : IN STD_LOGIC; y : OUT STD_LOGIC); END COMPONENT ； SIGNAL tmp : STD_LOGIC; BEGIN u1 : MUX21A PORT MAP

30、(a=>a2，b=>a3，s=>s0，y=>tmp); u2 : MUX21A PORT MAP(a=>a1，b=>tmp，s=>s1，y=>outy); END ARCHITECTURE BHV ;,實(shí)驗(yàn)4-1 簡(jiǎn)單組合電路的設(shè)計(jì),按照4.4節(jié)的步驟對(duì)上例分別進(jìn)行編譯、綜合、仿真。并對(duì)其仿真波形(圖4-42)作出分析說(shuō)明。,圖4-42 仿真波形,實(shí)驗(yàn)4-1 簡(jiǎn)單

31、組合電路的設(shè)計(jì),(4) 實(shí)驗(yàn)內(nèi)容3：引腳鎖定以及硬件下載測(cè)試。（若目標(biāo)器件是EPF10K10，建議選實(shí)驗(yàn)電路模式5(附圖1-7)，用鍵1(PIO0，引腳號(hào)為5)控制s0；用鍵2(PIO1，引腳號(hào)為6)控制s1；a3、a2和a1分別接clock5(引腳號(hào)為83)、clock0(引腳號(hào)為2)和clock2(引腳號(hào)為43)；輸出信號(hào)outy仍接揚(yáng)聲器spker(引腳號(hào)為3)。通過(guò)短路帽選擇clock0接256Hz信號(hào)，clock5接1024H

32、z，clock2接8Hz信號(hào)。引腳鎖定窗如圖5-24所示。）最后進(jìn)行編譯、下載和硬件測(cè)試實(shí)驗(yàn)。,實(shí)驗(yàn)4-1 簡(jiǎn)單組合電路的設(shè)計(jì),圖5-24 實(shí)驗(yàn)5-1引腳鎖定,實(shí)驗(yàn)4-1 簡(jiǎn)單組合電路的設(shè)計(jì),(5) 實(shí)驗(yàn)報(bào)告：根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測(cè)試和詳細(xì)實(shí)驗(yàn)過(guò)程；給出程序分析報(bào)告、仿真波形圖及其分析報(bào)告。(6) 附加內(nèi)容：根據(jù)本實(shí)驗(yàn)以上提出的各項(xiàng)實(shí)驗(yàn)內(nèi)容和實(shí)驗(yàn)要求，設(shè)計(jì)1位全加器。 首

33、先用Max+plusⅡ完成4.3節(jié)給出的全加器的設(shè)計(jì)，包括仿真和硬件測(cè)試。實(shí)驗(yàn)要求分別仿真測(cè)試底層硬件或門和半加器，最后完成頂層文件全加器的設(shè)計(jì)和測(cè)試，給出設(shè)計(jì)原程序，程序分析報(bào)告、仿真波形圖及其分析報(bào)告。(7) 實(shí)驗(yàn)習(xí)題：以此1位二進(jìn)制全加器為基本元件，用例化語(yǔ)句寫出8位二進(jìn)制全加器的頂層文件，并討論此加法器的電路特性。,實(shí)驗(yàn)4-1 簡(jiǎn)單組合電路的設(shè)計(jì),實(shí)驗(yàn)4-2 簡(jiǎn)單時(shí)序電路的設(shè)計(jì),(1) 實(shí)驗(yàn)?zāi)康模菏煜AX+plusⅡ的V