數(shù)字電路課程設(shè)計基于fpga和vhdl語言的智能搶答器控制系統(tǒng)的設(shè)計

1、數(shù)字電路課程設(shè)計數(shù)字電路課程設(shè)計項目名稱：基于項目名稱：基于FPGAFPGA和VHDLVHDL語言的智能搶答器控制系統(tǒng)設(shè)計語言的智能搶答器控制系統(tǒng)設(shè)計設(shè)計者：劉偉謙設(shè)計者：劉偉謙學(xué)號：學(xué)號：2008071121020080711210同組成員：陳顯富同組成員：陳顯富倪文斌倪文斌設(shè)計時間：設(shè)計時間：20102010年1212月4.4.總結(jié)設(shè)計資料，但因包括原理電路、總結(jié)設(shè)計資料，但因包括原理電路、VHDLVHDL描述、仿真波形的描述、仿真

2、波形的設(shè)計報告，校驗并演示電路裝置。設(shè)計報告，校驗并演示電路裝置。（3）程序說明）程序說明1.1.搶答器主模塊程序搶答器主模塊程序cpinF1[7..0]F2[7..0]F3[7..0]F4[7..0]F5[7..0]F6[7..0]F7[7..0]F8[7..0]FAIN[7..0]fengledout[7..0]overRETrinROUT[7..0]RSTTH[7..0]timeout[7..0]winzhout[3..0]zxZ

3、XOUT[7..0]VHDLENTITY:qdqU_qdqVHDL1.VhdLIBRARYIEEEUSEIEEE.STD_LOGIC_1164.ALLUSEIEEE.STD_LOGIC_UNSIGNED.ALLentityqdqispt(cpinzxrinwinRETover:instd_logicFAIN:INSTD_LOGIC_VECT(7DOWNTO0)F1F2F3F4F5F6F7F8:OUTSTD_LOGIC_VECT(7DOW