基于FPGA的船舶電網電能質量監(jiān)測分析裝置研制.pdf

1、當代船舶向大型化、智能化的目標發(fā)展，使船舶電力系統(tǒng)的大小和密度持續(xù)增加，在安全性、可靠性、經濟性方面對船舶電力系統(tǒng)的要求越來越高。然而，各種非線性電力負載的大量使用，給船舶電網帶來了諧波電力污染，這往往導致船舶電網電能質量惡化。于是，如何改進船舶電網電能質量，保障船舶電力系統(tǒng)正常運轉，已成為船舶工業(yè)關注的焦點。為了提高船舶電網的可觀測性，本文對船舶電網的電能質量進行了研究，研制了一個基于FPGA的船舶電網電能質量監(jiān)測分析裝置，可實時監(jiān)測

2、船舶電網電能質量參數。
　　基于FPGA的船舶電網電能質量監(jiān)測分析裝置的外圍硬件有信號預處理電路、過零檢測電路、鎖相倍頻電路和模數轉換芯片ADS8364，其中信號預處理電路包括三個部分：互感器電路、抗混疊濾波電路和電平提升電路?；ジ衅麟娐酚须娏骰ジ衅麟娐泛碗妷夯ジ衅麟娐罚渥饔檬菍⒏唠妷捍箅娏鲝婋娦盘栟D換成小電壓弱電信號，抗混疊濾波電路濾除60次以上高次諧波，避免在進行FF T時發(fā)生混疊現(xiàn)象影響FF T變換精度。電平提升電路在抗混

3、疊濾波電路輸出的交流信號基礎上疊加一個直流分量，將其提升至模數轉換芯片ADS8364的模擬電壓輸入范圍0~5V內。三相電壓通過運算放大器疊加后的信號作為過零檢測電路的輸入，過零檢測電路輸出與電網頻率一致的方波信號，該方波信號經鎖相倍頻電路，產生50Hz方波的128倍頻率的脈沖信號，經上升沿檢測電路后，產生一個系統(tǒng)時鐘周期脈寬的高電平，用來觸發(fā) ADS8364的6個通道同時采樣和轉換。
　　數字邏輯硬件有Verilog頻率監(jiān)測電路和

4、并行6通道128點FFT處理機作為計算引擎的Verilog數字邏輯系統(tǒng)。對系統(tǒng)時鐘進行分頻，產生脈寬為1s占空比為50％的閘門信號，1s用于計數，1s用于用于顯示結果。Verilog頻率監(jiān)測電路在閘門信號打開后，開始對過零檢測電路的輸出經過上升沿檢測電路輸出一個系統(tǒng)時鐘周期脈寬的方波脈沖進行計數，當閘門關閉時停止計數，計數結果即為電網頻率，并通過兩個七段數碼管顯示結果。
　　并行6通道128點FFT處理機作為計算引擎的Verilo

5、g系統(tǒng)實現(xiàn)對ADS8364的采樣與轉換，緩存AD轉換結果，接著進行FFT變換，最后將FFT變換輸出的數據緩存到輸出雙口RAM中，此過程在一個有限狀態(tài)機的控制下循環(huán)進行。ADS8364對6通道三相電壓三相電流信號進行同時采樣和轉換，AD轉換結果分別緩存在6個16比特的輸出寄存器中，需要6次讀取操作將6個寄存器中的值讀到16比特的并行輸出接口中。在移位寄存器和三態(tài)門的有序配合下，6個通道的轉換結果被分別緩存到6個16乘以128的輸入雙口RA

6、M中。當輸入雙口RAM中存滿128個數據即FFT處理機進行FFT變換所需一幀數據時，F(xiàn)FT處理機讀走輸入雙口 RAM中的一幀數據進行128點FFT變換。FFT將時間域中的實數數據變換至復數頻率域中對應的復數實部和虛部數據，6個輸出的實部數據和6個輸出的虛部數據分別被緩存到12個16乘以128的輸出雙口RAM中。
　　當FFT變換輸出的數據卸載完成后即12個輸出雙口RAM緩存滿時，將產生一個高電平信號作為 MicroBlaze軟核處

7、理器的外部中斷，通知 MicroBlaze讀取輸出雙口RAM中的數據進行電流有效值、電壓有效值、有功功率、無功功率、功率因數和各次諧波幅值占有率等的數值計算，計算結果通過LCD實時顯示。
　　最后，本文對監(jiān)測分析裝置的實驗結果進行了分析，實驗結果證明了設計方案的正確性。另外，對監(jiān)測分析裝置與標準儀表進行了部分參數對比測試，測試結果表明該監(jiān)測分析裝置滿足測量精度的要求。
　　船舶電力系統(tǒng)承擔的供電任務越來越多，它的工作狀況直接