放大器英文的中文翻譯

1、摘要電子產(chǎn)品應(yīng)用的領(lǐng)域數(shù)字化增長(zhǎng)從電信系統(tǒng)到消費(fèi)電子電器需要高采樣率的模擬數(shù)字轉(zhuǎn)換器(ADC)更高的分辨率和更低的能耗。通過(guò)提供更快的設(shè)備和允許在一個(gè)給定的硅區(qū)域?qū)崿F(xiàn)更復(fù)雜的功能，集成電路技術(shù)部分的發(fā)展有助于滿足這些需求但同時(shí)帶來(lái)了新的挑戰(zhàn)其中最重要的是降低電源電壓?；陂_(kāi)關(guān)電容(SC)技術(shù)線性架構(gòu)已經(jīng)成功利用CMOS技術(shù)實(shí)現(xiàn)高速高精度ADC的特點(diǎn)。分析電源電壓的和技術(shù)擴(kuò)展SC電路的影響被進(jìn)行并且它表明有超過(guò)幾代技術(shù)的收益可以被預(yù)計(jì)。運(yùn)

2、算放大器是一個(gè)在SC電路中的中央構(gòu)建模塊，從而比較了拓?fù)浣Y(jié)構(gòu)和低電壓能力。眾所周知標(biāo)準(zhǔn)形式的SC技術(shù)不適合很低的供應(yīng)電壓主要是因?yàn)殚_(kāi)關(guān)控制電壓不足。兩個(gè)低壓更改被調(diào)查：開(kāi)關(guān)啟動(dòng)和切換運(yùn)算放大器(OS)技術(shù)。都提出了改進(jìn)電路結(jié)構(gòu)。兩個(gè)ADC原型使用這樣的技術(shù)而引導(dǎo)開(kāi)關(guān)是利用在其他三個(gè)原型。ADC是前端取樣保持(SH)的不可分割的一部分電路。在高頻信號(hào)下的線性度主要是由開(kāi)關(guān)利用率決定的。SH的架構(gòu)被再次重現(xiàn)并且依靠開(kāi)——合的方法切換線性度被

3、研究和應(yīng)用于兩個(gè)原型。另一個(gè)重要的參數(shù)是采樣時(shí)鐘抖動(dòng)它被精確設(shè)定的時(shí)鐘生成和緩沖分析且最小化。使用并行法可以增加ADC的轉(zhuǎn)換量。在雙路采樣技術(shù)電路級(jí)這是一種論證方法。這被應(yīng)用于SH電路和一個(gè)線性ADC。雙向采樣的非理性分析被呈現(xiàn)。在系統(tǒng)中并行性被利用在一種時(shí)間交叉ADC。并行信號(hào)路徑的不匹配產(chǎn)生了錯(cuò)誤因?yàn)橄@一有干擾的采樣電路和數(shù)字偏移校準(zhǔn)已經(jīng)發(fā)達(dá)?？偣财邆€(gè)原型被提出:兩個(gè)雙路采樣SH電路一個(gè)時(shí)間交叉ADC一個(gè)IFsamplingse

4、lfcalibrated連續(xù)ADC電流舵DAC限變器和兩個(gè)連續(xù)ADC使用了這樣的技術(shù)。關(guān)鍵詞關(guān)鍵詞:模擬集成電路、模擬數(shù)字轉(zhuǎn)換、BiCMOS開(kāi)——合開(kāi)關(guān)CMOS雙路采樣IFsampling低電壓運(yùn)算放大器連續(xù)模擬數(shù)字轉(zhuǎn)換器取樣保持的電路開(kāi)關(guān)電容運(yùn)算放大器開(kāi)關(guān)時(shí)間交叉。介紹介紹四十年來(lái)集成電路的發(fā)展一直遵循摩爾定律根據(jù)這，硅的每平方毫米的晶體管數(shù)量每18個(gè)月翻一番。同時(shí)晶體管變得更快這使得在數(shù)字電路中的時(shí)鐘頻率不斷增加成為可能。這一趨勢(shì)似

5、乎將持續(xù)至少幾個(gè)十年也不會(huì)放緩。因此在不久的將來(lái)，數(shù)字電路的處理能力將繼續(xù)加速增長(zhǎng)。對(duì)模擬電路而言，技術(shù)的改革并不一定是有益的。因此有一種從模擬范圍到數(shù)字范圍去改變信號(hào)處理功能的趨勢(shì)這改變除了允許更高級(jí)別的精度提供了能耗和硅范圍節(jié)省法增加魯棒性加速了設(shè)計(jì)流程帶來(lái)了靈活性和可編程性增加了重復(fù)使用設(shè)計(jì)的可能性。在許多應(yīng)用程序中系統(tǒng)的輸入和輸出信號(hào)本質(zhì)上是模擬信號(hào)為防止呈現(xiàn)全數(shù)字至少需要一個(gè)模擬和數(shù)字之間的轉(zhuǎn)換接口。通常情況下在端口處移動(dòng)模擬

6、數(shù)字邊界可增加比特率。在電信系統(tǒng)中，提高比特率的趨勢(shì)是基于使用廣泛的帶寬和更高的信噪比。同時(shí)在許多應(yīng)用程序中的無(wú)線電架構(gòu)涉及對(duì)軟件定義無(wú)線電，主要特點(diǎn)之一是模擬數(shù)字轉(zhuǎn)換的邊界接近天線。由于這些趨勢(shì)因此迫切需要數(shù)據(jù)轉(zhuǎn)換器提高轉(zhuǎn)化率和決議。這需求性能的一部分和進(jìn)化技術(shù)同時(shí)更新但往往需求高于可提供的能力。因此對(duì)電路設(shè)計(jì)和創(chuàng)新仍有空間和需要。此比較器的輸入信號(hào)不是由單獨(dú)前置放大器產(chǎn)生的但是它是一個(gè)小區(qū)域的前置放大器的平均輸出的加權(quán)平均。比較器是

7、由前置放大器增益抵消的，前置放大器抵消是所有的參與放大放大器的平均隨機(jī)抵消補(bǔ)償。并不是每一個(gè)比較器需要有自己的前置放大器相反一些(通常每隔或四分之三的)放大器可以被消除，丟失的信號(hào)通過(guò)插值生成。平均和插值都沒(méi)有減少比較器的數(shù)量因此它并不顯著向更高的分辨率延長(zhǎng)flash架構(gòu)。最近FlashADC的主要應(yīng)用程序已經(jīng)存在于磁盤(pán)驅(qū)動(dòng)器只讀通道電路和局域網(wǎng)接口。通常6位的幾百兆赫采樣率的分辨率是必需的。甚至千兆赫速率似乎在最先進(jìn)的CMOS技術(shù)范圍

8、內(nèi)(48，49)。3局限性和改進(jìn)局限性和改進(jìn)此體系結(jié)構(gòu)中的一個(gè)著名問(wèn)題是重疊的內(nèi)部信號(hào)的頻率遠(yuǎn)高于輸入信號(hào)的頻率。性能結(jié)果通常開(kāi)始降低，信號(hào)頻率相對(duì)較低。這個(gè)問(wèn)題可以通過(guò)使用一個(gè)SH電路轉(zhuǎn)換器來(lái)緩解然而這樣往往會(huì)削弱速度優(yōu)勢(shì)。在分布式跟蹤和保持[54]每個(gè)差分對(duì)的相同放大器都有自己的前置放大器，比起前端SH電路，跟蹤和保持具有較寬松的規(guī)格。其結(jié)果以較高的速度可以實(shí)現(xiàn)。重疊和內(nèi)嵌架構(gòu)最初是因?yàn)殡p極技術(shù)的發(fā)展，由于良好的VBE匹配和雙極型晶

9、體管的高跨導(dǎo)實(shí)現(xiàn)精確的開(kāi)環(huán)電路是理想的。另一方面，在MOS晶體管的偏置電壓是增加分辨率的主要障礙。因此，如均值[46，55]和自校準(zhǔn)[56]技術(shù)被用于減少偏移靈敏度。重疊可以在許多級(jí)聯(lián)電路里被實(shí)施，最小化每階段重疊[46，55]的數(shù)量。因此，連接到輸入的差分對(duì)的數(shù)量被減少，這使得晶體管的偏置到一個(gè)更大的開(kāi)源電壓，它通過(guò)增加跨導(dǎo)增加的速度。容性負(fù)載也減少了，從而使電路速度額外增加了。折疊和內(nèi)嵌體系結(jié)構(gòu)的采集量能夠得到改善，在延遲的時(shí)間消耗

10、上，通過(guò)使用流水線操作，通過(guò)組合級(jí)聯(lián)重疊與分布式TH作為[57]和[56]的論證來(lái)實(shí)現(xiàn)。這兩種設(shè)計(jì)中也使用子區(qū)域，以減少重疊的數(shù)目。折疊和內(nèi)嵌ADC的分辨率被設(shè)定為810位范圍和從幾十兆赫到一百兆赫的采樣率。高達(dá)400MSs的采樣率已經(jīng)達(dá)到[58]是6位分辨率。雖然，CMOS的分辨率被限制在10位，但有一個(gè)例外[56]，它使用背景自校準(zhǔn)以便取消折疊放大器的偏移量。折疊放大器結(jié)構(gòu)是基于不允許低的電壓運(yùn)行的微分組，因?yàn)樵谳斎胄盘?hào)擺動(dòng)的頂部它

11、需要至少VT2Vdsat對(duì)。因此，許多在參考文獻(xiàn)中描述的ADC中使用5伏電源，且不低于3伏特。運(yùn)算放大器運(yùn)算放大器運(yùn)算放大器是一種廣泛在許多類型的模擬電路中使用的構(gòu)建塊。通常，第一次面臨技術(shù)上的限制點(diǎn)，當(dāng)試圖提高速度或減少電路能量的功耗，。在SC技術(shù)和在此基礎(chǔ)上的流水線ADC中，運(yùn)算放大器是一個(gè)核心組成部分。運(yùn)算放大器的設(shè)計(jì)方法和各種電路拓?fù)浣Y(jié)構(gòu)已經(jīng)被徹底覆蓋在許多教科書(shū)中。因此在此背景下提供一個(gè)全面的研究止于當(dāng)前的用途事實(shí)上這是不可能