高清IPCamera監(jiān)控系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn).pdf_第1頁(yè)
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1、隨著網(wǎng)絡(luò)傳輸技術(shù)的飛速發(fā)展，網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)也逐漸發(fā)展起來(lái)。
　　本課題主要研究了基于FPGA的高清網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)的實(shí)現(xiàn)。目的在于用FPGA實(shí)現(xiàn)了前端視頻圖像采集和后端視頻圖像壓縮編碼。前端視頻圖像采集系統(tǒng)用CCD作為圖像傳感器，用FPGA進(jìn)行控制，用VHDL語(yǔ)言編寫(xiě)視頻圖像預(yù)處理模塊，經(jīng)過(guò)預(yù)處理的視頻圖像在FPGA上進(jìn)行壓縮編碼。
　　本文首先介紹了前端視頻圖像采集系統(tǒng)的設(shè)計(jì)，包括信號(hào)處理板的繪制、四路數(shù)字信號(hào)拼接、DD

2、R3仲裁控制器、顏色變換模塊和圖像翻轉(zhuǎn)模塊的設(shè)計(jì)。DDR3仲裁控制器的設(shè)計(jì)和四路數(shù)字信號(hào)拼接是本文研究的重點(diǎn)。其中DDR3仲裁控制器部分也是本文最具創(chuàng)新性和突破性的內(nèi)容。
　　本文接著介紹了后端視頻壓縮編碼系統(tǒng)的設(shè)計(jì)，該部分首先介紹了視頻圖像壓縮的意義和原理，然后介紹了JPEG靜態(tài)圖像壓縮編碼的FPGA實(shí)現(xiàn)。設(shè)計(jì)中首先采用陳氏算法將圖片進(jìn)行二維DCT變換，然后進(jìn)行量化、AC系數(shù)和DC系數(shù)分離、Zigzag排列、熵編碼等操作，最終得

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