毫米波共面波導建模技術研究.pdf

1、隨著半導體工藝的持續(xù)發(fā)展，晶體管的截止頻率和最大工作頻率不斷提升。根據(jù)國際半導體技術藍圖（ITRS）報導，CMOS晶體管的截止頻率在2021年有望達到0.9THz，毫米波集成電路設計逐漸受到業(yè)界和學術界的重點關注。
　　共面波導（CPW）作為微波電路設計中最基本的無源器件，具有低損耗和特性阻抗變化范圍廣等優(yōu)點。在毫米波集成電路設計中，CPW既能作為最基本的互連線，也能在匹配電路中作為電容和電感使用。所以，如果在電路設計中可以得到精

2、準的CPW模型，就可以大大提高毫米波集成電路性能。
　　但是目前，CPW的研究存在兩個問題：高頻下的電磁場(EM)仿真不準確；在片測試數(shù)據(jù)去嵌誤差大。由于這兩個問題無法解決，CPW的等效電路模型在毫米波頻段的精度一直不能滿足電路設計的要求。
　　本文從優(yōu)化EM仿真、改進去嵌算法和建立新型等效電路模型三個方面對CPW進行了深入的研究。具體內(nèi)容概括如下：
　　1.在GaAs和CMOS工藝平臺上對CPW的結構及參數(shù)特性進行了

3、深入研究。一方面通過 EM仿真，確定歐姆接觸等金屬層與襯底之間的位置關系；另一方面，對由頻率升高及工藝偏差所引起的電導率和介電常數(shù)的變化，從仿真角度進行了反向推導。在此基礎上，優(yōu)化相應的CPW仿真模型參數(shù)使得該仿真模型在0.1-220GHz范圍內(nèi)與實測結果很好的吻合，為后續(xù)的去嵌算法研究及等效模型分析提供準確的仿真數(shù)據(jù)的支持，同時，為電路設計提供有力的CAD輔助。
　　2.提出了一種基于EM仿真的去嵌算法。該算法無需設計額外的去嵌

4、結構，可以節(jié)省芯片面積并大大降低流片成本。通過與多種去嵌算法的對比可以發(fā)現(xiàn)，論文提出的去嵌算法，其性能優(yōu)于開路去嵌和開路短路去嵌算法，與目前主流的 thru去嵌和 Mangan去嵌算法效果相當。由于所提出的算法不需要預留去嵌結構，所以其使用要比 thru和 Mangan去嵌更為靈活。
　　3.基于現(xiàn)有的三種傳輸線模型，對GaAs和SMIC65nm兩種工藝下CPW分別建立了相應的共面波導等效電路模型，并在傳統(tǒng)經(jīng)驗公式和實測結果的基礎