基于MapReduce的K-means聚類算法的FPGA加速研究.pdf

1、大數(shù)據(jù)時代，互聯(lián)網(wǎng)每天都會產(chǎn)生大量的數(shù)據(jù)，利用數(shù)據(jù)挖掘算法可以從中分析出有價值的數(shù)據(jù)。在聚類分析方法中，K-means聚類算法是應(yīng)用最廣泛的一種劃分方法。該算法簡單，且收斂速度快，但面對大數(shù)據(jù)集時，通用處理器遇到運算量大的瓶頸，基于單核單機的串行程序已經(jīng)無法滿足要求。針對這些問題，基于Hadoop2.0，采用CPU和FPGA的集群架構(gòu)，提出了一種大數(shù)據(jù)量下基于MapReduce的K-means聚類算法的FPGA加速系統(tǒng)，利用并行處理技術(shù)

2、以提高大數(shù)據(jù)量下K-means聚類算法的處理速度。
　　首先，分析K-means聚類算法，找出該算法中最耗時的計算過程。利用MapReduce并行編程模型的優(yōu)點，對K-means算法進(jìn)行并行化設(shè)計，確定map過程和reduce過程的任務(wù)。為了減少中間結(jié)果的回傳，在map過程后設(shè)立一個combine過程。在單個計算節(jié)點上通過PCI-express總線連接若干個FPGA加速卡，利用驅(qū)動程序?qū)apReduce過程中最耗時的計算任務(wù)發(fā)往

3、FPGA上進(jìn)行計算，利用FPGA片上功能模塊間流水化、功能模塊內(nèi)并行化優(yōu)勢，大幅提高了系統(tǒng)的運算速度。
　　Map加速器處理邏輯包括接口部分和計算部分，其中接口部分包括PCIe接口模塊、硬件平臺接口模塊、數(shù)據(jù)接收模塊和數(shù)據(jù)發(fā)送模塊；計算部分包括map報文解析模塊、多個map計算模塊、調(diào)度模塊以及combine計算模塊。Reduce加速器處理邏輯的接口部分和Map加速器使用的相同；計算部分包括Reduce報文解析模塊、文檔數(shù)累加模塊