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1、1 / 122007 07 / 20 2008 學(xué)年第 學(xué)年第_二學(xué)期期 二學(xué)期期{末}考試 考試卷A一、填空( 一、填空(1分×1 分×15=15 5=15分) 分)1、 雙極型半導(dǎo)體IC以( )作為有源器件,MOS型IC以MOS場效應(yīng)晶件管作為有源器件。把雙極和CMOS相容工藝稱為( )工藝。2、 集成度提高的三個主要技術(shù)因素是器件盡寸縮小,(
2、 )及芯片集成效率(結(jié)構(gòu)和工藝設(shè)計改進(jìn))提高.3、 衡量一個TTL電路靜態(tài)特性好壞的參數(shù)主要有噪聲容限、負(fù)載能力、( )。4、 增強(qiáng)型NMOS管其UGS( ), 則該管截止;增強(qiáng)型PMOS管其UGS( ), 則該管導(dǎo)通。5、 N溝器件的好處是電子表面遷移率比空穴表面遷移率( ),所以NMOS電
3、路的工作速度比PMOS電路( )6、 帶緩沖級的CMOS門電路,輸出驅(qū)動能力僅由該輸出端的( )決定,與各輸入端所處的( )。7、 在模擬IC的橫向PNP管中,基區(qū)寬度減小會使β( ),使CE之間的穿通電壓VPT( ),基區(qū)寬度的選擇要首先保證( )對基區(qū)寬度的要求.8、 差模放大器放大有用的(
4、 )信號,對各種共模信號具有良好的共模抑制作用。β、VBE、,ICEO隨溫度的變化會造成零點漂移及噪聲,這些變化均是( )信號.二 問答題 問答題 (56分) 1、圖1為雙極邏輯集成電路中NPN晶體管結(jié)構(gòu)圖,(1)簡述寄生晶體管對NPN管的影響 (4分)(3)工藝上如何減小有源寄生效應(yīng)(5分)。 ( 共
5、9分)3 / 12φ=10 1 11 0 01 0 1VDD VDDF 1F 2AB CQpQnaQnbQncQeφφ.. ..3、圖3為CMOS電流源電路,當(dāng) (W/L)2::(W/L)1 =2:1,計算 Io:Ir (4分 ) IoIrQ1 Q2.. ..圖3 MOS恒流源200 2008 / 200 009 學(xué)年第 學(xué)年第_一學(xué)期期{末}考試卷 一學(xué)期期{末}考試卷A一. 一. 填空( 填空(1分× 分
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