用于寬帶無線通信系統(tǒng)的SAR ADC研究與實現.pdf

1、相比于模擬信號，數字信號具有抗干擾能力強、傳輸質量高，以及便于集成等諸多優(yōu)點，而模數轉換器(ADC，Analog-to-Digital Converter)是模擬信號轉換為數字信號的關鍵芯片，是人類實現數字化的重要模塊。逐次逼近寄存(SAR，Successive Approximation Register)ADC采用了更多的數字電路，從而能夠更直接地受益于COMS制造工藝的進步，因而SAR ADC相對于其它結構的ADC，具有較低的功耗

2、和較小的面積。同時，由于避免了使用高性能運算放大器，并且很容易實現軌到軌的信號擺幅，SAR ADC越來越多地應用在了中采樣率、中分辨率的系統(tǒng)當中，受到了越來越廣泛的研究和關注?；趹糜趯拵o線通信系統(tǒng)中的SAR ADC，本文針對高性能、低功耗以及高魯棒性三個方面進行了研究。
　　針對高性能低功耗SAR ADC，本文的主要研究內容和創(chuàng)新性工作包括:
　　1)提出了一種基于優(yōu)值(FOM，Figure of Merit)的數模轉

3、換器(DAC，Digital-to-Analog Converter)單元電容確定方法，在100M/s采樣率時，針對DAC單元電容值對SAR ADC的信噪失真比(SNDR，Signal-to-Noise and Distortion Ratio)和功耗的影響進行了研究，并進一步研究了FOM與DAC單元電容值之間的相關性，得到了最小的后仿真FOM為17.92fJ/Conv.-step，以及與之對應的最優(yōu)DAC單元電容值為1.59fF，從而

4、實現了ADC性能和功耗之間的最優(yōu)折中。
　　2)提出了一種改進型動態(tài)預放大鎖存比較器。與傳統(tǒng)的動態(tài)預放大鎖存比較器相比，采用共源共柵(cascode)結構作為預放大器的偏置，極大地增加了偏置電路的輸出阻抗，提高了預放大器的共模抑制比(CMRR，Common Mode Rejection Ratio)，從而減小了共模輸入電壓變化引起的比較器的信號敏感性失調，提高了比較器的性能。
　　針對高性能高魯棒性SAR ADC，本文的主要

5、工作和創(chuàng)新點包括:
　　1)提出了一種高低電壓技術，對比較器進行高電壓供電，對其它模塊進行低電壓供電。通過高電壓進一步增加了預放大器的偏置輸出阻抗，從而進一步提高了預放大器的共模抑制比以及ADC的性能。通過低電壓確保了整體ADC的低功耗。
　　2)提出了一種DAC控制信號較正鎖存器。通過正反饋結構將因失配而出錯的DAC控制信號校正為正確的信號，從而實現了差分DAC控制信號的絕對互補，解決了ADC因失配而造成的數字輸出移位和失

6、碼的問題。30點蒙特卡洛失配仿真顯示，校正鎖存器將ADC的最差無雜散動態(tài)范圍(SFDR，Spurious-Free Dynamic Range)提高了2dB，從而使ADC的性能得到了增高。
　　3)提出了一種比較器時鐘電路，通過數據選擇器為ADC逐次逼近過程中的不同位分配了不同的時鐘寬度。為保證高2位DAC電容的充分放電，予以分配了較窄的時鐘寬度，為保證比較器低8位的充分比較，予以分配了較寬的時鐘寬度。通過對不同位時鐘寬度的合理分

7、配，保證了每一位均能夠實現較好的性能。
　　4)針對采樣率較高時，最小采樣時間和最小比較時間之和，與系統(tǒng)時鐘周期較為接近的情況，提出了一種可配置延時的時鐘電路。可以通過5位數字碼對系統(tǒng)時鐘的占空比實現32個檔位的配置，針對采樣時間和比較時間之間進行不同的占空比分配，從而實現了不同采樣率、不同溫度以及不同工藝下，每個系統(tǒng)周期內采樣時間和比較時間的最優(yōu)比，提高了電路的穩(wěn)定性。
　　基于以上工作，本文實現了兩款55nm COMS工

8、藝下的10位100MS/s的高性能SAR ADC，并均已完成流片。其中高性能低功耗SAR ADC測試性能達到了59.8dB的信噪失真比(SNDR，Signal-to-Noise-and-Distortion Ratio)、70.7dB的SFDR，功耗為1.67mW，FOM為23.3fJ/Conv.-step，有效面積僅為0.0162mm2。高性能高魯棒性SAR ADC的測試結果顯示，SNDR、SFDR和功耗分別為59.4dB、70.5d