基于HLS的Tiny-yolo卷積神經(jīng)網(wǎng)絡(luò)加速研究.pdf

1、卷積神經(jīng)網(wǎng)絡(luò)（Convolution Neural Network, CNN）在計(jì)算機(jī)視覺領(lǐng)域得到了廣泛的應(yīng)用，特別是在圖像的識(shí)別、分割以及目標(biāo)檢測(cè)等方面突顯出了較好的應(yīng)用前景，但是目前大部分卷積神經(jīng)網(wǎng)絡(luò)系統(tǒng)基本上都是在GPU環(huán)境下運(yùn)行。盡管GPU能夠?qū)崿F(xiàn)實(shí)時(shí)處理，然而其功耗大，成本高，難以滿足一些低功耗低成本應(yīng)用領(lǐng)域的要求，因此能夠研究出一套速度快、準(zhǔn)確度高以及功耗低的目標(biāo)檢測(cè)系統(tǒng)具有重要的實(shí)際意義。
　　與其他目標(biāo)檢測(cè)神經(jīng)網(wǎng)絡(luò)

2、相比，結(jié)構(gòu)簡(jiǎn)單、檢測(cè)速度快的 YOLO（You Only Look Once）卷積神經(jīng)網(wǎng)絡(luò)更適合應(yīng)用于低功耗設(shè)備。目前已經(jīng)有一些相關(guān)研究將YOLO運(yùn)用于低功耗設(shè)備，由于在ARM架構(gòu)的嵌入式設(shè)備上運(yùn)行神經(jīng)網(wǎng)絡(luò)，其速度非常慢，因此大多數(shù)是基于FPGA開發(fā)的專用硬件加速器。雖然相對(duì)于ARM，基于 FPGA的專用硬件加速器大幅提升了目標(biāo)檢測(cè)速度，但是其實(shí)現(xiàn)難度大，開發(fā)周期長(zhǎng)。通過分析卷積計(jì)算的并行性和 Tiny-yolo網(wǎng)絡(luò)結(jié)構(gòu)的并行特征，基于

3、ARM+FPGA雙架構(gòu)的ZC702開發(fā)板，使用HLS進(jìn)行硬件加速。通過權(quán)衡網(wǎng)絡(luò)的運(yùn)行速度和硬件資源的消耗，以流水線并行處理算法為主，定點(diǎn)運(yùn)算為輔，設(shè)計(jì)了3個(gè)IP核，在提高運(yùn)行速度的同時(shí)，大大縮短了開發(fā)周期。
　　實(shí)驗(yàn)結(jié)果表明：經(jīng)過硬件加速的Tiny-yolo網(wǎng)絡(luò)比未經(jīng)硬件加速的版本在速度上提高了6到7倍。由于加速的網(wǎng)絡(luò)采用了定點(diǎn)計(jì)算，與原始的浮點(diǎn)數(shù)據(jù)類型的網(wǎng)絡(luò)相比，目標(biāo)檢測(cè)結(jié)果有一定的誤差，但基本能夠保持較高的檢測(cè)精度，適合應(yīng)用于