Odin Ⅱ系統(tǒng)編譯及綜合模塊的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、現(xiàn)場(chǎng)可編程邏輯門陣列(FPGA)是指在制作完成后仍然可以通過(guò)編程實(shí)現(xiàn)其特性和功能的集成電路。自被推出以來(lái)，F(xiàn)PGA發(fā)展迅速，被廣泛運(yùn)用到電子工業(yè)的各個(gè)領(lǐng)域。FPGA的結(jié)構(gòu)控制著編程邏輯功能的類型以及其可編程連接，直接影響著最終設(shè)備的速度、面積效率，以及能耗。為了便于FPGA的建模及CAD研究，一種用于學(xué)術(shù)研究的開源工具——Verilog-to-Routing(VTR)應(yīng)運(yùn)而生。OdinⅡ作為VTR系統(tǒng)的核心部分之一，其主要作用包括Ver

2、ilog的詳細(xì)描述與硬模塊的綜合。但是，現(xiàn)階段，OdinⅡ并不完善——不能完全支持Verilog語(yǔ)言，并且所構(gòu)建電路不夠簡(jiǎn)化。為了完善其功能，提高OdinⅡ系統(tǒng)及整個(gè)VTR工作流的效率，本文針對(duì)OdinⅡ展開了相關(guān)研究與開發(fā)工作。
　　本論文的研究主要是針對(duì)OdinⅡ系統(tǒng)開發(fā)新的功能模塊，增強(qiáng)其完整性、提高工作流的效率，使其更好地為FPGA構(gòu)架模型。具體地，論文的主要工作包括:
　　For循環(huán)語(yǔ)句編譯功能模塊的實(shí)現(xiàn)。在Ver

3、ilog硬件描述語(yǔ)言(HDL)中，for循環(huán)是一種重要的語(yǔ)句。OdinⅡ作為Verilog HDL的編譯器，應(yīng)該支持for循環(huán)語(yǔ)句，但是現(xiàn)階段卻無(wú)法實(shí)現(xiàn)。本論文的主要工作之一就是通過(guò)修改抽象語(yǔ)法樹(AST)中for循環(huán)語(yǔ)句部分所對(duì)應(yīng)的結(jié)構(gòu)，使之能被緊隨其后的工序所識(shí)別。
　　抽象語(yǔ)法樹(AST)化簡(jiǎn)功能模塊的實(shí)現(xiàn)。作為一個(gè)編譯器，OdinⅡ的一項(xiàng)重要任務(wù)是化簡(jiǎn)抽象語(yǔ)法樹結(jié)構(gòu)與運(yùn)算邏輯，以達(dá)到精簡(jiǎn)最終所架構(gòu)的FPGA電路的目的。本論

4、文采用三種方式來(lái)實(shí)現(xiàn)這一目標(biāo):化簡(jiǎn)含變量的算術(shù)表達(dá)式，刪除已被定義的參數(shù)，用位移運(yùn)算（《或》）代替乘法或除法運(yùn)算。
　　硬模塊的綜合與化簡(jiǎn)。由于Verilog代碼對(duì)電路描述的需要，在網(wǎng)絡(luò)表(netlist)中的硬模塊可能具有相同的功能。本文通過(guò)對(duì)硬模塊的綜合與化簡(jiǎn)，從而達(dá)到提高工作流效率、精簡(jiǎn)電路的目標(biāo)。
　　針對(duì)上述工作，本文均使用專門設(shè)計(jì)的測(cè)試用例或基準(zhǔn)測(cè)試用例(benchmarks)進(jìn)行測(cè)試，展示了測(cè)試結(jié)果，并對(duì)其進(jìn)行