四通道高速數(shù)據(jù)接收與存儲系統(tǒng)設(shè)計.pdf

1、受器件和工藝的限制，單個ADC芯片很難同時保證高采樣率和高分辨率。為了提高系統(tǒng)采樣率，數(shù)據(jù)采集系統(tǒng)通常采用時間交替采樣的方式并行多個低速ADC芯片實現(xiàn)高速數(shù)據(jù)采集。隨著單個 ADC芯片性能的提高，多通道時間交替采樣高速的數(shù)據(jù)采集在接收和存儲過程中遇到了新的問題。
　　本文以四通道10bit，1.25GSPS的ADC時間交替采樣為目標，展開對基于FPGA的高速數(shù)據(jù)接收與存儲邏輯的設(shè)計。設(shè)計實現(xiàn)了四通道10bit，1.25GHz高速數(shù)

2、據(jù)流的準確接收，并且能夠?qū)⒋罅繑?shù)據(jù)高效、實時的存儲在 DDR3 SDRAM中，最后采用PCI9054作為PCI總線的轉(zhuǎn)接芯片，實現(xiàn)高速數(shù)據(jù)的上傳。本文的核心研究內(nèi)容包括以下三個方面：
　　1、構(gòu)建了四通道高速數(shù)據(jù)接收與存儲系統(tǒng)的邏輯結(jié)構(gòu)。針對四通道10bit，1.25GHz高速數(shù)據(jù)流的接收、存儲以及上傳過程，構(gòu)建了一個由數(shù)據(jù)接收模塊、數(shù)據(jù)存儲模塊、數(shù)據(jù)上傳模塊以及 SPI配置模塊組成的邏輯結(jié)構(gòu)。通過四個模塊之間的緊密配合，實現(xiàn)了大

3、量、高速數(shù)據(jù)流從ADC到上位機之間的穩(wěn)定傳輸。
　　2、設(shè)計了一種IDELAY延時自適應(yīng)調(diào)整算法。由于四通道1.25GHz數(shù)據(jù)與隨路時鐘路徑傳輸延時不同，可能導致接收數(shù)據(jù)紊亂。本文利用FPGA接口的IDELAY延時調(diào)整機制，設(shè)計了一種自適應(yīng)延時調(diào)整算法，其中位校準算法通過采樣時鐘找到數(shù)據(jù)窗口的中心，實現(xiàn)通道內(nèi)10bit數(shù)據(jù)對齊；字校準算法糾正四通道之間的偏移，實現(xiàn)四通道40bit數(shù)據(jù)的準確接收。
　　3、設(shè)計了一種面向DDR

4、3控制器的虛擬FIFO(VFIFO)邏輯結(jié)構(gòu)。為降低邏輯綜合難度，外部四通道10bit，1.25GHz高速數(shù)據(jù)在FPGA內(nèi)部被降頻為160bit，312.5MHz的數(shù)據(jù)流。FPGA片內(nèi)的RAM數(shù)量有限不能提供大數(shù)據(jù)緩存，且RAM的數(shù)據(jù)帶寬有限，針對大數(shù)據(jù)流轉(zhuǎn)存數(shù)據(jù)丟失問題，本文設(shè)計了一種面向 DDR3控制器的VFIFO邏輯結(jié)構(gòu)，通過讀寫FIFO分時復用的方式，解決了FPGA對高速大數(shù)據(jù)量緩存問題。
　　經(jīng) FPGA測試板實測證明，