基于虛擬SPM的加速器訪存架構(gòu).pdf

1、隨著處理器體系的發(fā)展，在通用多核處理器的結(jié)構(gòu)上擴(kuò)展加速核形成異構(gòu)多核處理器平臺，已經(jīng)成為了高性能計(jì)算的趨勢之一。在通用多核處理器上集成加速核，給處理核之間的互連方式的設(shè)計(jì)、多核平臺下的存儲層次的設(shè)計(jì)提出了新的挑戰(zhàn)。異構(gòu)處理器平臺上互連方式與存儲層次，將會在通用處理核與加速核之間構(gòu)成一個(gè)通信接口。
　　 本文圍繞通用處理核與加速核之間的數(shù)據(jù)通信問題，提出了一種基于虛擬SPM的加速核訪存架構(gòu)。加速核的數(shù)據(jù)邏輯上存儲在本地存儲中，物理

2、上存儲在由Cache虛擬化成的SPM中，讓加速核通過存儲器接口進(jìn)行數(shù)據(jù)訪問。通用核通過Cache/存儲器接口，可直接訪問加速核本地存儲中的數(shù)據(jù)。
　　 本文首先提出了虛擬SPM加速核訪存框架模型，加速核與通用核訪問數(shù)據(jù)具有各自的訪存接口，被邏輯上統(tǒng)一為虛擬SPM接口，物理上利用Cache的存儲資源進(jìn)行高效的訪問與通信，同時(shí)提高了Cache的利用率。
　　 其次本文制定了虛擬SPM的分配策略，將虛擬SPM的物理地址映射到C

3、acheline，使得cache中的數(shù)據(jù)分配可以滿足加速核對本地存儲的訪問需求。然而該策略可能會影響到原來的Cache中的數(shù)據(jù)。因此本文進(jìn)一步提出“無效cache line優(yōu)先”分配策略，在分配Cache line時(shí)盡量減少了對原來Cache中的數(shù)據(jù)產(chǎn)生影響。
　　 本文提出的虛擬SPM使用平坦存儲管理機(jī)制，支持任務(wù)空間動態(tài)大小的調(diào)整，以適應(yīng)不同任務(wù)的需求。在虛擬SPM的硬件基礎(chǔ)上，為程序員提供了簡單的程序編程接口，其API的使

4、用與普通的堆內(nèi)存申請、使用以及釋放的方式一致。
　　 最后，本文基于時(shí)鐘精確的模擬器SESC和Xilinx ML505 FPGA開發(fā)板相結(jié)合的實(shí)驗(yàn)方式，對本文提出的架構(gòu)進(jìn)行了實(shí)驗(yàn)驗(yàn)證和測試。實(shí)驗(yàn)結(jié)果表明，本文所述的基于虛擬SPM的加速核訪存模型，保持其性能不變的前提下，在1MB的8路Cache中，最多可以為加速核提供0.875MB的虛擬SPM空間。與采用DMA進(jìn)行數(shù)據(jù)通信的系統(tǒng)相比，本文提出的方法的性能有8.33％的提升。以關(guān)聯(lián)