基于Nios Ⅱ軟核的多內(nèi)核系統(tǒng)設(shè)計.pdf

1、隨著集成電路工藝水平的發(fā)展，計算機和通信設(shè)備對芯片運算能力的需求也迅速增長。傳統(tǒng)的以提升主頻為手段的處理器性能提升方式，會引起單內(nèi)核處理器功耗的提高。多內(nèi)核技術(shù)采用分布式低功耗技術(shù)為芯片集成度和性能的提高，提供了更為廣闊的空間。
　　 本文以16內(nèi)核系統(tǒng)的實現(xiàn)為目的，采用了SOPC技術(shù)，搭建了基于NiosⅡ嵌入式處理器的單核SOPC系統(tǒng)與16內(nèi)核SOPC系統(tǒng)。采用16節(jié)點的2D mesh片上網(wǎng)絡(luò)(NoC)來代替?zhèn)鹘y(tǒng)的總線架構(gòu)實現(xiàn)

2、內(nèi)核間通信。并進行了驗證與測試。測試內(nèi)容包括：隨機模式下數(shù)據(jù)傳輸時延測試，中斷時延測試和數(shù)據(jù)流圖測試。數(shù)據(jù)傳輸時延測試記錄了服從泊松分布的數(shù)據(jù)流在網(wǎng)絡(luò)注入率為0.6e-3～1.8e-3的傳輸時間。中斷時延測試在50MHz的頻率下，通過對硬件模塊與內(nèi)核之間的握手信號傳遞時間進行計數(shù)，得出NiosⅡ內(nèi)核的中斷響應(yīng)時間。數(shù)據(jù)流圖測試模擬MP3解碼器數(shù)據(jù)流圖與3GPP-LXE4×2 MIMO系統(tǒng)接收端數(shù)據(jù)流圖，采用非并發(fā)原則逐級觸發(fā)，最后使測試

3、數(shù)據(jù)與實際系統(tǒng)傳輸時間相比較。
　　 測試結(jié)果表明NiosⅡ系統(tǒng)的中斷時延約為2.9us。NiosⅡ系統(tǒng)的數(shù)據(jù)傳輸時間與MP3解碼器系統(tǒng)數(shù)據(jù)傳輸時間之比約為3:8，而對應(yīng)的3G系統(tǒng)接收端模擬測試的結(jié)果約為476:1。因此16內(nèi)核SOPC系統(tǒng)具有模擬低性能系統(tǒng)的能力，而使用該系統(tǒng)完成高性能系統(tǒng)的模擬難度很大。由于系統(tǒng)的瓶頸是NiosⅡ內(nèi)核，采用高性能內(nèi)核替代NiosⅡ內(nèi)核可以獲得系統(tǒng)性能的提升。但相對于傳統(tǒng)的SoC設(shè)計方法，SOP