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文檔簡介
1、本文綜述了頻率計的發(fā)展，介紹了測量頻率的常用方法，并進行優(yōu)缺點比較后，選擇脈沖計數(shù)法作為本次設計的方法。由于計數(shù)法中內(nèi)部計數(shù)器的個數(shù)決定了頻率計的總量程，設計上中選擇七個計數(shù)器作為頻率計測量單位。闡述了查找表原理和結構，給出了組合邏輯電路當中，如果輸入量固定，那么輸出量也是相對固定的原理。對FPGA的數(shù)字邏輯實現(xiàn)原理進行了相關分析，通過進位邏輯將多個單元相連，可以由FPGA來實現(xiàn)復雜的邏輯，最后采用Verilog語言對數(shù)字頻率計各功能模
2、塊和系統(tǒng)進行了設計仿真。
本文在QuartusⅡ軟件平臺上，采用Verilog語言設計了一種頻率范圍為1Hz～100MHz的高精度數(shù)字頻率計，頻率測量的相對誤差小于10-5，對本文設計的數(shù)字頻率計進行了優(yōu)化，降低了頻率計的可見誤差，提高頻率測量精度，為了在1Hz～100MHz頻率范圍內(nèi)能夠達到較小的誤差，本文以100kHz為分界點，當被測信號頻率小于100kHZ趨向低頻時，采用測周法，而當被測信號頻率大于100kHz時趨向高頻
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