一種高電源抑制比LDO的設(shè)計與實現(xiàn).pdf

1、隨著半導(dǎo)體工藝的發(fā)展，電源電壓和晶體管尺寸不斷降低，低壓差線性穩(wěn)壓器(lowdropoutlinearregulator，LDO)得到迅猛發(fā)展。LDO由于具有電路結(jié)構(gòu)簡單、瞬態(tài)響應(yīng)速度快、成本低等優(yōu)點得到廣泛應(yīng)用。同時，用戶對芯片效率、瞬態(tài)性能、精度等指標(biāo)，特別是對電源紋波的抑制能力的要求越來越高。因此，研究高性能的LDO尤其重要。
　　本文設(shè)計實現(xiàn)了一款高電源抑制比(PowerSupplyRejectionRatio，PSRR)

2、的線性穩(wěn)壓器。首先，全面分析了LDO的性能指標(biāo)以及設(shè)計指標(biāo)之間的折中關(guān)系。其次，本文重點分析了LDO的PSRR傳遞函數(shù)，并對兩種高PSRRLDO結(jié)構(gòu)進(jìn)行對比;同時，給出了改進(jìn)型的增加前向通路的LDO結(jié)構(gòu)。該結(jié)構(gòu)的主要思想是增加一條輔助環(huán)路，讓電源紋波的變化轉(zhuǎn)化為電流的變化，并在誤差放大器的輸出端轉(zhuǎn)化為同相的電壓變化，抑制了電源紋波對功率管柵源電壓的影響，確保輸出電壓的穩(wěn)定。最后，給出了具體電路設(shè)計，并加以優(yōu)化。為了增強(qiáng)系統(tǒng)穩(wěn)定性，采用了

3、極點分裂和動態(tài)補(bǔ)償相結(jié)合的方法。
　　本設(shè)計采用華虹NEC0.35μm工藝，利用Cadence的EDA工具完成電路晶體管級設(shè)計、前仿、物理版圖設(shè)計和測試，芯片面積為600μm×560μm。測試結(jié)果表明，本文設(shè)計的LDO工作電壓為2.5V～5.5V，輸出電壓為1.80V，在提供300mA負(fù)載電流情況下壓差為200mV，線性調(diào)整率和負(fù)載調(diào)整率分別為0.075％/V和0.64％/A，負(fù)載瞬態(tài)響應(yīng)時輸出電壓的上沖和下沖分別為48.00mV