基于模板的圖像匹配ASIC設(shè)計.pdf

1、圖像匹配是最為常見的數(shù)字圖像處理算法之一,常用于運動估計,ATR等領(lǐng)域中。圖像匹配不僅要求準確性,而且對實時性的需求也比較的高。圖像匹配在 ATR系統(tǒng)中是一個比較耗時的環(huán)節(jié),特別是當(dāng)模板較大或者多路模板并行匹配時,針對這一實際難題,本文設(shè)計基于NCC算法的ASIC電路來進行硬件加速,以適應(yīng)對系統(tǒng)實時性能的要求;當(dāng)模板較小時,本課題結(jié)合已有的硬件結(jié)構(gòu),設(shè)計了兩種基于CC算法的資源優(yōu)化型小模板2-D卷積器。
　　針對多路大模板并行匹配

2、的特點,本文分析了以往 VLSI實現(xiàn)的結(jié)構(gòu)及硬件資源耗用過多等不足之處,提出了一種基于 NCC算法的全新定制的多路大模板并行匹配ASIC結(jié)構(gòu),完成了芯片架構(gòu)設(shè)計、RTL代碼編寫、功能驗證、FPGA原型驗證、邏輯綜合、靜態(tài)時序分析、可測試性設(shè)計以及形式驗證等ASIC前端設(shè)計流程。在算法固有的2-D數(shù)據(jù)復(fù)用特性的基礎(chǔ)上,提出了多塊 SPRAM交叉緩存圖像以及片內(nèi)ping-pong操作的方式,設(shè)計了全新的ASIC數(shù)據(jù)調(diào)度方案和整體架構(gòu)。采用陣

3、列乘法器部分積的原理以及DA算法設(shè)計的PE計算陣列,不僅可以支持8路1bit,4路2bit,2路4bit以及1路8bit共四種并行配置模式的可配置性,而且優(yōu)化了數(shù)據(jù)通路,大大簡化了硬件設(shè)計的復(fù)雜度。本文對ASIC各個核心模塊的電路設(shè)計均給予了很詳細的介紹,介紹了ASIC的典型應(yīng)用方式以及級聯(lián)架構(gòu),并分析了ASIC的性能。ASIC可以處理至多8路160×120的模板在511×511的實時圖像中并行匹配,支持比上述小的模板和實時圖像。在SM

4、IC.18um CMOS工藝下綜合表明,ASIC的最高工作頻率為110MHz,芯片面積3.2×4 mm2,核心功耗為158mW。當(dāng)160×120的模板在320×256的實時圖像中匹配時,ASIC耗時13.23ms,很好的滿足了應(yīng)用系統(tǒng)的實時性要求。
　　針對小模板的情況,設(shè)計了基于CC算法的VLSI結(jié)構(gòu),也就是常用的2-D卷積器。提出以Zigzag掃描格式和部分數(shù)據(jù)復(fù)用為特點的新計算策略,設(shè)計了兩種2-D卷積器并進行了FPGA實現(xiàn)