無結(jié)FinFET器件三維仿真研究.pdf

1、近年來，半導體技術(shù)飛速發(fā)展，根據(jù)摩爾定律，半導體器件的尺寸必須不斷縮小，現(xiàn)已進入納米級領(lǐng)域，伴隨而來的則是極具挑戰(zhàn)的制作工藝和衰退的器件性能。其中，F(xiàn)inFET器件由于具有三面立體式的柵極結(jié)構(gòu)設(shè)計，可增強柵極對溝道的控制能力，抑制溝道穿通效應所產(chǎn)生的漏電流，因此已經(jīng)被工業(yè)界所采用，正逐漸成為主流基本單元器件。但隨著器件尺寸的繼續(xù)縮小，更嚴重的問題又出現(xiàn)了，近年來出現(xiàn)的源、漏和溝道摻雜類型和濃度均一致的無結(jié)FinFET器件被認為是能夠克服

2、傳統(tǒng)FinFET極具挑戰(zhàn)的制作工藝和較高的熱預算，可滿足FinFET結(jié)構(gòu)尺寸繼續(xù)縮小的下一代主流器件結(jié)構(gòu)。
　　本論文利用仿真軟件Sentaurus TCAD對無結(jié)FinFET器件進行了三維電學特性仿真研究，并進一步深入研究了結(jié)構(gòu)參數(shù)對器件性能的影響。仿真結(jié)果顯示，無結(jié)FinFET器件與相同條件下的傳統(tǒng)反型FinFET器件相比，DIBL（Drain Induced Barrier Lowing）值降低了50％，亞閾值斜率也降低了1

3、3%，證明無結(jié)FinFET器件抑制短溝道效應的能力增強。且減小器件的截面積，增大柵極長度或減小柵氧厚度均可以達到改善器件電學性能的目的。但由于無結(jié)器件內(nèi)溝道區(qū)摻雜濃度過高，導致驅(qū)動電流較低，因此采用雙材料柵結(jié)構(gòu)和High-K介質(zhì)側(cè)墻結(jié)構(gòu)進一步改善了無結(jié)FinFET器件的電流驅(qū)動能力和抗短溝道效應能力。結(jié)果證明雙材料柵無結(jié) FinFET器件相比于單材料柵無結(jié)FinFET器件，驅(qū)動電流得到了顯著的提高，DIBL值也減小了近43%，而亞閾值斜