高壓MOSFET的BSIM3 I-V模型研究與改進.pdf

1、隨著集成電路飛速發(fā)展和集成電路制造工藝水平的提高，芯片的集成度越來越高，同時也對新的集成電路設(shè)計與制造提出了更高的要求，其中包括應(yīng)用日益廣泛的高壓集成電路。高壓集成電路是將高壓器件和低壓控制電路集成在同一芯片上的集成電路。高壓集成電路的研究與發(fā)展，主要是高壓器件、高壓集成電路工藝以及設(shè)計技術(shù)的發(fā)展，其中與常規(guī)CMOS工藝相兼容高壓MOS晶體管(簡稱HVMOSFET)的設(shè)計與仿真是高壓集成電路設(shè)計的關(guān)鍵。 隨著計算機輔助設(shè)計軟件的

2、發(fā)展，電路模擬與仿真成為IC制造工藝和器件研究中不可或缺的工具。它們能有效縮短流片的實驗周期，并且很大程度上降低龐大的IC制造成本。但是目前高壓集成電路仿真上還存在某些不足，仿真結(jié)果與測量值的偏差還需要進一步校正。這其中HVMOS晶體管模型的仿真特性與實際測試情況差別較大，需要進一步優(yōu)化以提高其精確程度，使其與實際實驗中的HVMOS晶體管特性相符合。 論文中針對SPICEBSIM3模型在對大量應(yīng)用于高壓集成電路中的HVMOSFE

3、T建模上的不足，提出了基于BSIM3的高壓MOS晶體管I-V模型改進。研究中采用一套成熟的0.35μm14VHVMOS工藝對DoubleDiffusedDrain結(jié)構(gòu)的HVMOSFET進行了實驗流片，并使用AgilentICCAP測量系統(tǒng)在對制成的不同幾何尺寸的HVMOSFET進行大量的測量與數(shù)據(jù)采集，并分析其源漏電阻受柵源、源漏和襯底電壓的影響及與標準工藝低壓MOS晶體管的差異。 在保留BSIM3v3原有參數(shù)的同時創(chuàng)新性地針對

4、BSIM3模型源代碼中源漏電阻Rds的相關(guān)參數(shù)算法提出了改進方案：增加Rds的二次柵壓調(diào)制因子Prwg2和有效Vds參數(shù)δ的柵壓調(diào)制因子δ1、δ2用于表征高Vgs時Vgs對于源漏寄生電阻的調(diào)制效應(yīng)，和HVMOS短溝晶體管Vgs對于δ的調(diào)制效應(yīng)，改善BSIM3MOSFETI-V模型在Vgs較高情況下與實際MOSFET特性的擬和情況。 在開放的SPICE和BSIM3v3源代碼上對模型庫文件進行修改并實現(xiàn)了該優(yōu)化。仿真結(jié)果表明采用改進