HDMI接收端物理層電路設(shè)計與實現(xiàn).pdf_第1頁
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文檔簡介

1、家庭影音娛樂從以往的DVD播放機到數(shù)字高清電視，多媒體接口傳輸?shù)臄?shù)據(jù)量越來越大，同時還對數(shù)字傳輸?shù)膶崟r性及穩(wěn)定性提出了更高的要求。所以高速傳輸?shù)臄?shù)字接口DVI、HDMI應(yīng)運而生。 本論文的主要目標是基于SMIC 0.13 μm CMOS邏輯制程工藝，分析、研究并設(shè)計了符合HDMI 1.3版本標準的HMDI 接收端物理層電路，實現(xiàn)傳輸速率可達4.95Gbps的TMDS數(shù)據(jù)恢復、解碼器。設(shè)計采用一個25MHz至165MHz的CPPL

2、L實現(xiàn)四十個Phase的產(chǎn)生，以及一個解串器利用這四十個Phase對串行數(shù)據(jù)進行四重過采樣。一個數(shù)據(jù)恢復電路分析、選擇最合適采樣數(shù)據(jù)并利用TMDS解碼器進行解碼。 本論文給出了HDMI接收器物理層電路基本原理及架構(gòu)設(shè)計；探討了HDMI核心編碼、解碼原理；研究了高速串行傳輸?shù)臅r鐘數(shù)據(jù)偏斜及消除方法；提供了完整電路結(jié)構(gòu)、電路設(shè)計流程和版圖設(shè)計，以及實際應(yīng)用環(huán)境中的測試結(jié)果。對本IP的IC測試版測試表明，該設(shè)計可以完整接收電腦顯卡發(fā)送

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