DDR SDRAM物理層的SSTL接口電路設(shè)計(jì).pdf

1、在當(dāng)今的電子系統(tǒng)設(shè)計(jì)中，內(nèi)存被使用的越來(lái)越多，并且對(duì)內(nèi)存的要求也越來(lái)越高，要求DDR SDRAM的存取速度盡可能的快，容量盡可能的大。而DDR SDRAM接口電路設(shè)計(jì)技術(shù)是制約內(nèi)存使用性能提高的關(guān)鍵，在目前市場(chǎng)上內(nèi)核工作頻率達(dá)到幾個(gè)GHz的情況下，DDR SDRAM接口電路的工作頻率卻一般在幾百M(fèi)Hz以下。接口電路己經(jīng)成為集成電路快速發(fā)展的一個(gè)瓶頸。為了解決傳統(tǒng)內(nèi)存接口電路工作頻率低的問題，出現(xiàn)了專用于內(nèi)核和DDR SDRAM之間的接口

2、標(biāo)準(zhǔn)SSTL。本文基于0.13μm標(biāo)準(zhǔn)CMOS工藝，全訂制設(shè)計(jì)了一款應(yīng)用于內(nèi)存控制器中，工作頻率為400MHz物理層的SSTL接口電路。
　　本文首先介紹了課題背景、研究現(xiàn)狀以及 SSTL接口電路的相關(guān)理論。然后介紹了SSTL接口電路的設(shè)計(jì)。SSTL接口電路共分為兩個(gè)部分：SSTL I/O Buffer和SSTL時(shí)序控制電路。SSTL I/O Buffer包括輸入Buffer，輸出Buffer和片內(nèi)終端ODT。輸入Buffer中設(shè)

3、計(jì)了測(cè)試和靜電保護(hù)電路，輸出Buffer中采用電流驅(qū)動(dòng)的方式提高了電路的工作頻率和驅(qū)動(dòng)能力，片內(nèi)終端ODT可防止信號(hào)在輸出端形成反射。SSTL時(shí)序控制電路包括數(shù)據(jù)通道和控制通道兩個(gè)子模塊，電路中采用對(duì)稱匹配性設(shè)計(jì)提高了時(shí)序控制的準(zhǔn)確度。另外，SSTL接口電路中輸出供電電源和內(nèi)部電路工作電源使用兩種相互獨(dú)立的電源，不僅避免了電源之間的串?dāng)_，而且降低了電路的功耗。最后，對(duì)SSTL接口電路進(jìn)行了電路仿真、版圖設(shè)計(jì)以及版圖驗(yàn)證與后仿真，仿真結(jié)果