3dnoc的測試端口選擇優(yōu)化

1、密級桂林電子科技大學(xué)碩士學(xué)位論文題目題目3DNoC的測試端口選擇優(yōu)化(英文英文)AnOptimizedTestPtsingMethodon3DNoC研究生學(xué)號:112081122研究生姓名:姚永興指導(dǎo)教師姓名、職務(wù)指導(dǎo)教師姓名、職務(wù):許川佩（教授）申請學(xué)位門類:工學(xué)碩士學(xué)科、專學(xué)科、專業(yè)名稱:測試計(jì)量技術(shù)與儀器提交論文日期:2014年4月論文答辯日期:2014年6月萬方數(shù)據(jù)摘要I摘要片上網(wǎng)絡(luò)（wkonChipNoC）作為下一代片上系統(tǒng)的

2、首選結(jié)構(gòu)，尤其3DNoC將是下一代大規(guī)模集成電路設(shè)計(jì)的主流技術(shù)。測試是保證集成電路性能、質(zhì)量的關(guān)鍵手段之一，同時(shí)測試技術(shù)影響集成電路的發(fā)展。研究一種3DNoC測試端口選擇優(yōu)化的方法從而高效快速的完成資源內(nèi)核的測試。首先研究3DNoC的基本概念以及測試的相關(guān)技術(shù)，分析影響測試的因素、測試約束條件、測試過程中的NP難問題以及云進(jìn)化算法的原理與機(jī)制。在此基礎(chǔ)上設(shè)計(jì)基于云進(jìn)化算法的3DNoC測試端口選擇優(yōu)化方案，在系統(tǒng)功耗和層功耗的雙重限制下，

3、以所有內(nèi)核測試時(shí)間最小為目標(biāo)，選擇出最佳的測試端口數(shù)量和端口位置，降低總體測試時(shí)間，提高測試效率。最后選擇ITC02SoC測試標(biāo)準(zhǔn)電路作為實(shí)驗(yàn)對象，對d695、g1023、p93791基準(zhǔn)電路進(jìn)行模擬，驗(yàn)證本文提出的測試方法的性能。通過實(shí)驗(yàn)結(jié)果的分析比較證明，云進(jìn)化算法具有并行優(yōu)化和全局選優(yōu)的能力，可以快速收斂到最優(yōu)解。在系統(tǒng)功耗限制下，本文提出的測試端口選擇優(yōu)化方案能夠快速有效的完成資源內(nèi)核的測試，從而減少測試時(shí)間，提高測試效率。關(guān)鍵