集成電路課程設(shè)計(jì)

1、<p><b>　　目錄</b></p><p>　　【摘要】- 2 -</p><p>　　1. 設(shè)計(jì)目的與任務(wù)- 3 -</p><p>　　2. 設(shè)計(jì)要求及內(nèi)容- 3 -</p><p>　　3. 設(shè)計(jì)方法及分析- 4 -</p><p>　　3.1 74HC138芯片簡介

2、- 4 -</p><p>　　3.2 工藝和規(guī)則及模型文件的選擇- 5 -</p><p>　　3.3 電路設(shè)計(jì)- 6 -</p><p>　　3.3.1 輸出級電路設(shè)計(jì)- 6 -</p><p>　　3.3.2． 內(nèi)部基本反相器中的各MOS 尺寸的計(jì)算- 9 -</p><p>　　3.3.3． 四輸入與

3、非門MOS尺寸的計(jì)算- 10 -</p><p>　　3.3.4． 三輸入與非門MOS尺寸的計(jì)算- 11 -</p><p>　　3.3.5． 輸入級設(shè)計(jì)- 11 -</p><p>　　3.3.6． 緩沖級設(shè)計(jì)- 12 -</p><p>　　3.3.7． 輸入保護(hù)電路設(shè)計(jì)- 14 -</p><p>　　

4、3.4. 功耗與延遲估算- 15 -</p><p>　　3.4.1. 模型簡化- 16 -</p><p>　　3.4.2. 功耗估算- 16 -</p><p>　　3.4.3. 延遲估算- 17 -</p><p>　　3.5. 電路模擬- 19 -</p><p>　　3.5.1 直流分析- 20

5、-</p><p>　　3.5.2 瞬態(tài)分析- 22 -</p><p>　　3.5.3 功耗分析- 26-</p><p>　　3.6. 版圖設(shè)計(jì)- 26-</p><p>　　3.6.1 輸入級的設(shè)計(jì)- 26 -</p><p>　　3.6.2 內(nèi)部反相器的設(shè)計(jì)- 27 -</p><

6、p>　　3.6.3 輸入和輸出緩沖門的設(shè)計(jì)- 27 -</p><p>　　3.6.4 三輸入與非門的設(shè)計(jì)- 28 -</p><p>　　3.6.5 四輸入與非門的設(shè)計(jì)- 29 -</p><p>　　3.6.6 輸出級的設(shè)計(jì)- 30 -</p><p>　　3.6.7 調(diào)用含有保護(hù)電路的pad元件- 31 -</p&

7、gt;<p>　　3.6.8 總版圖- 31 -</p><p>　　3.7. 版圖檢查- 32 -</p><p>　　3.7.1 版圖設(shè)計(jì)規(guī)則檢查（DRC）- 32 -</p><p>　　3.7.2 電路網(wǎng)表匹配（LVS）檢查- 33-</p><p>　　3.7.3 版圖數(shù)據(jù)的提交- 34 -</p>

8、;<p>　　4. 經(jīng)驗(yàn)與體會- 35 -</p><p>　　5. 參考文獻(xiàn)- 36 -</p><p>　　附錄A：74HC138電路總原理圖- 37 -</p><p>　　附錄B：74HC138 芯片版圖(未加焊盤)- 38 -</p><p><b>　　【摘要】</b></p>

9、;<p>　　現(xiàn)代社會正在飛速的發(fā)展，集成電路已經(jīng)成為現(xiàn)代科技發(fā)展的支柱產(chǎn)業(yè)，現(xiàn)代技術(shù)產(chǎn)業(yè)的心臟，可以說，沒有集成電路，就沒有現(xiàn)代社會。集成電路發(fā)展迅猛，按功能結(jié)構(gòu)分類集成電路可以分為模擬集成電路、數(shù)字集成電路和數(shù)/?；旌霞呻娐啡箢悺０粗谱鞴に嚪诸惣呻娐房煞譃榘雽?dǎo)體集成電路和膜集成電路。按集成度高低分類集成電路可分為 SSI小規(guī)模集成電路、MSI中規(guī)模集成電路、LSI大規(guī)模集成電路、VLSI超大規(guī)模集成電路、ULSI

10、特大規(guī)模集成電路、GSI 巨大規(guī)模集成電路也被稱作極大規(guī)模集成電路或超特大規(guī)模集成電路。其中3-8譯碼器是集成電路設(shè)計(jì)中一個(gè)典型的芯片，集成電路設(shè)計(jì)方法、原理和流程是可以從中體現(xiàn)出來。</p><p>　　【關(guān)鍵詞】：集成電路設(shè)計(jì) 74HC138 Tranner Pro 版圖</p><p><b>　　設(shè)計(jì)目的與任務(wù)</b></p>&

11、lt;p>　　本課程設(shè)計(jì)是《集成電路分析與設(shè)計(jì)基礎(chǔ)》的實(shí)踐課程，其主要目的是使學(xué)生在熟悉集成電路制造技術(shù)、半導(dǎo)體器件原理和集成電路分析與設(shè)計(jì)的基礎(chǔ)上，訓(xùn)練綜合運(yùn)用已掌握的知識，利用相關(guān)軟件，初步熟悉和掌握集成電路芯片的系統(tǒng)設(shè)計(jì)→電路設(shè)計(jì)及模擬→版圖設(shè)計(jì)→版圖驗(yàn)證等正向設(shè)計(jì)方法。</p><p><b>　　設(shè)計(jì)要求及內(nèi)容</b></p><p><b>

12、;　　器件名稱</b></p><p>　　3-8線譯碼器的74HC138芯片</p><p><b>　　要求的電路性能指標(biāo)</b></p><p>　　可驅(qū)動相當(dāng)于25pF電容負(fù)載；</p><p>　　輸出高電平時(shí)， ， </p><p><b>　　輸出底電平時(shí)，，&

13、lt;/b></p><p><b>　　輸出級充放電時(shí)間，</b></p><p>　　工作電源5V，常溫工作，工作頻率，計(jì)算總功耗P。</p><p><b>　　設(shè)計(jì)內(nèi)容</b></p><p>　　功能分析及邏輯設(shè)計(jì)；</p><p><b>　　電路

14、設(shè)計(jì)；</b></p><p><b>　　估算功耗與延時(shí)；</b></p><p><b>　　電路模擬與仿真；</b></p><p>　　版圖設(shè)計(jì)（全手工、層次化設(shè)計(jì)）；</p><p>　　版圖檢查：DRC與LVS；</p><p><b>　　

15、后仿真(選做)；</b></p><p><b>　　版圖數(shù)據(jù)提交。</b></p><p><b>　　設(shè)計(jì)要求</b></p><p>　　按題目要求，獨(dú)立完成設(shè)計(jì)全過程；</p><p>　　設(shè)計(jì)時(shí)使用的工藝及設(shè)計(jì)規(guī)則；</p><p>　　根據(jù)所用的工藝，

16、選取合理的模型庫，使用其參數(shù)進(jìn)行相關(guān)計(jì)算；</p><p>　　選用以lambda(λ)為單位的設(shè)計(jì)規(guī)則。</p><p><b>　　設(shè)計(jì)方法及分析</b></p><p>　　74HC138芯片簡介</p><p>　　74HC138譯碼器可接受3位二進(jìn)制加權(quán)地址輸入（A0, A1和A2），并當(dāng)使能時(shí)，提供8個(gè)互斥的

17、低有效輸出（Y0至Y7）。74HC138特有3個(gè)使能輸入端：兩個(gè)低有效（E1和E2）和一個(gè)高有效（E3）。除非E1和E2置低且E3置高，否則74HC138將保持所有輸出為高。它的管腳圖如圖3-1所示，其邏輯真值表如表3-1所示。</p><p>　　圖3-1 74HC138引腳圖</p><p>　　表3-1 74HC138真值表</p><p>　　74HC138

18、邏輯表達(dá)式：</p><p>　　74HC138的邏輯圖如圖3-2所示：</p><p>　　圖3-2 74HC138邏輯圖</p><p>　　工藝和規(guī)則及模型文件的選擇</p><p>　　根據(jù)設(shè)計(jì)要求，選取MOSIS: mhp_ns5 作為工藝及設(shè)計(jì)規(guī)則，從mhp_ns5.tdb文件可知：</p><p>　　

19、Technology:0.5u (Lambda = 0.3um) / N-well，本設(shè)計(jì)采用的參數(shù)如下： </p><p>　　根據(jù)所選擇的工藝，本設(shè)計(jì)選取的CMOS流程元件模型文件ml3_typ.md，使用其參數(shù)進(jìn)行相關(guān)計(jì)算。</p><p>　　ml3_typ.md模型文件的參數(shù)如下所示：</p><p><b>　　電路設(shè)計(jì)</b>

20、;</p><p><b>　　輸出級電路設(shè)計(jì)</b></p><p>　　根據(jù)要求，輸出級等效電路如圖3-3所示，輸入Vi為前一級的輸出，可認(rèn)為是理想的輸出，即。</p><p>　　圖3-3 輸出級等效電路</p><p><b>　　輸出級N管的計(jì)算</b></p><p

21、>　　當(dāng)輸入為高電平時(shí)，輸出為低電平，N管導(dǎo)通，后級TTL有較大的灌電流輸入，要求，，依據(jù)MOS管的理想電流統(tǒng)一方程式：</p><p>　　可以求出的值。其主要計(jì)算如下:</p><p><b>　　=</b></p><p>　　=21.2395≈22</p><p><b>　　輸出級P管的計(jì)算&l

22、t;/b></p><p>　　當(dāng)輸入為低電平時(shí)，輸出為高電平，P管導(dǎo)通。同時(shí)要求N管和P管的充放電時(shí)間，分別求這兩個(gè)條件下的極限值，然后取大者。</p><p>　　以,為條件計(jì)算極限值，用MOS管理想電流方程統(tǒng)一表達(dá)式：</p><p>　　可以求出的值。其主要計(jì)算如下：</p><p>　　以為條件計(jì)算的極限值</p>

23、<p>　　N管和P管的充放電時(shí)間和表達(dá)式分別為</p><p><b>　　其計(jì)算過程如下：</b></p><p><b>　　由，故有</b></p><p><b>　　=</b></p><p><b>　　令</b></p&

24、gt;<p>　　在兩種方法中，因?yàn)橹械拇笥谥械?，故取方法中?jì)算的結(jié)果，即 。</p><p>　　內(nèi)部基本反相器中的各MOS 尺寸的計(jì)算</p><p>　　內(nèi)部基本反相器如圖3-4所示，它的N管和P管尺寸依據(jù)充放電時(shí)間和方程來求。關(guān)鍵點(diǎn)是先求出式中的(即負(fù)載)。</p><p>　　圖3-4 內(nèi)部反相器</p><p>

25、　　它的負(fù)載由以下內(nèi)部反相器的負(fù)載由Cl以下三部分電容組成：①本級漏極的PN結(jié)電容；②下級的柵電容；③連線雜散電容。</p><p>　?、俦炯壜OPN結(jié)電容計(jì)算</p><p>　　其中是每的結(jié)電容，是每的周界電容，b為有源區(qū)寬度，可從設(shè)計(jì)規(guī)則獲取。因?yàn)楸驹O(shè)計(jì)版圖中，最小孔尺寸為，孔與多晶硅柵的最小間距為，孔與有源區(qū)邊界的最小間距為，則取。</p><p>　　總

26、的漏極PN結(jié)電容應(yīng)是P管 的和N管的總和，即：</p><p><b>　?、跂烹娙軨g計(jì)算</b></p><p>　　此處和為與本級漏極相連的下一級N管和P管的柵極尺寸，近似取輸出級的和值。</p><p><b>　?、圻B線雜散電容Cs</b></p><p>　　一般CPN＋Cg≈

27、10CS，可忽略CS作用。所以，內(nèi)部基本反相器的總負(fù)載電容為上述各電容計(jì)算值之和。將數(shù)據(jù)代入上面公式得，</p><p>　　根據(jù)和的計(jì)算式及條件，計(jì)算出和。取，由方程，代入數(shù)據(jù)有：</p><p>　　又有，即，代入上式解得</p><p>　　取整數(shù)，得到 </p><p>　　四輸入與非門MOS尺寸的計(jì)算</p>

28、<p>　　四輸入與非門的電路如圖3-5所示。根據(jù)截止延遲時(shí)間和導(dǎo)通延遲時(shí)間  的要求，在最壞情況下，必須保證等效N管、P管的等效電阻與內(nèi)部基本反相器的相同，這樣四輸入與非門就相當(dāng)于內(nèi)部基本反相器了。因此，N管的尺寸放大4倍，而P管尺寸不變，即：</p><p>　　代入內(nèi)部反相器的寬長比，可以算出邏輯MOS尺寸：</p><p>　　圖3-5 四輸入與非邏輯門電

29、路</p><p>　　三輸入與非門MOS尺寸的計(jì)算</p><p>　　同理可以計(jì)算三輸入與非門的尺寸，其邏輯電路圖如圖3-6所示。</p><p>　　N管的尺寸放大4倍，而P管尺寸不變，即：</p><p>　　圖3-6 三與非邏輯門電路</p><p>　　代入內(nèi)部反相器的寬長比，可以算出邏輯MOS尺寸：&l

30、t;/p><p><b>　　輸入級設(shè)計(jì)</b></p><p>　　由于本電路是與TTL兼容，TTL的輸入電平可能為2.4V，如果按正常內(nèi)部反相器進(jìn)行設(shè)計(jì)，則N1、P1構(gòu)成的CMOS將有較大直流功耗。故采用圖3-7所示的電路，通過正反饋的P2作為上提拉管，使較快上升，減小功耗，加快翻轉(zhuǎn)速度。</p><p>　　圖3-7 輸入級電路</p

31、><p>　　提拉管P2的（W/L）P2計(jì)算</p><p>　　為了節(jié)省面積，同時(shí)又能使較快上升，取。理論上，這里取。而且為了方便畫圖，這里就去。</p><p>　　CMOS 反相器P1管的計(jì)算</p><p>　　此P1管應(yīng)取內(nèi)部基本反相器的尺寸。因此這里取</p><p>　　CMOS 反相器N1管的計(jì)算</

32、p><p>　　由于要與TTL電路兼容，而TTL的輸出電平在0.4～2.4V之間轉(zhuǎn)換，因此要選取反相器的狀態(tài)轉(zhuǎn)變電平：</p><p><b>　　又知：</b></p><p><b>　　代入數(shù)據(jù)，有</b></p><p><b>　　緩沖級設(shè)計(jì)</b></p>

33、<p><b>　　輸入緩沖級</b></p><p>　　由74HC138的邏輯圖可知，在輸入級中有六個(gè)信號：S0、S1、S2、A0、A1、A2。其中S0經(jīng)一級輸入反相器和一級三與非門后，形成, 用去驅(qū)動8個(gè)四輸入與非門，故需要緩沖級，使其驅(qū)動能力增加。同時(shí)為了用驅(qū)動，必須加入緩沖門。由于A2、A1、A0以及、、各驅(qū)動內(nèi)部與非門4個(gè)，所以可以不用緩沖級。</p>

34、<p>　　S緩沖級的設(shè)計(jì)過程如下：</p><p>　　S的緩沖級與輸入級和內(nèi)部門的關(guān)系如圖3-8所示。</p><p>　　圖3-8 Cs的緩沖級</p><p>　　圖中M1為輸入級，M2為內(nèi)部門，M3為緩沖級驅(qū)動門。M1的P管和N管的尺寸即為上述所述的輸入級CMOS反相器P1管和 N1管尺寸，M2的P管和N管的尺寸即為內(nèi)部基本反相器P1管和 N

35、1管尺寸，M3的P管和N管的尺寸由級間比值（相鄰級中MOS管寬度增加的倍數(shù)）來確定。如果要求尺寸或功耗最佳，級間比值為2～10。具體可取。N為扇出系數(shù)，它的定義是：</p><p>　　在本例中，前級等效反相器柵的面積為M2的P管和N管的柵面積總和，下級柵的面積為8個(gè)四輸入與非門中與S相連的所有P管和N管的柵面積總和。故有：</p><p><b>　　緩沖輸出級</b&g

36、t;</p><p>　　由于輸出級部分要驅(qū)動TTL電路，其尺寸較大，因而必須在與非門輸出與輸出級之間加入一級緩沖門M2，如圖3-9所示。將與非門M1等效為一個(gè)反相器，類似上述S的緩沖級設(shè)計(jì)，計(jì)算出M2的P管和N管的尺寸。</p><p>　　圖3-9輸出緩沖級</p><p><b>　　同理：</b></p><p&g

37、t;<b>　　輸入保護(hù)電路設(shè)計(jì)</b></p><p>　　因?yàn)镸OS器件的柵極有極高的絕緣電阻，當(dāng)柵極處于浮置狀態(tài)時(shí)，由于某種原因，感應(yīng)的電荷無法很快地泄放掉。而MOS器件的柵氧化層極薄，這些感應(yīng)的電荷使得MOS器件的柵與襯底之間產(chǎn)生非常高的電場。該電場強(qiáng)度如果超過柵氧化層的擊穿極限，則將發(fā)生柵擊穿，使MOS器件失效，因此要設(shè)置保護(hù)電路。</p><p>　　輸入

38、保護(hù)電路有單二極管、電阻結(jié)構(gòu)和雙二極管、電阻結(jié)構(gòu)。圖3-10所示電路為雙二極管、電阻結(jié)構(gòu)輸入保護(hù)電路。保護(hù)電路中的電阻可以是擴(kuò)散電阻、多晶硅電阻或其他合金薄膜電阻，其典型值為300～500Ω。二極管的有效面積可取500，或用Shockley方程計(jì)算。</p><p>　　由于保護(hù)電路計(jì)算比較復(fù)雜，因此在版圖設(shè)計(jì)中直接調(diào)用庫中的標(biāo)準(zhǔn)pad，因其包含保持電路，就不必另外的保護(hù)電路設(shè)計(jì)。</p><

39、p>　　圖3-10 保護(hù)電路</p><p>　　至此，完成了全部器件的參數(shù)計(jì)算，匯總列出各級N管和P管的尺寸如下：</p><p><b>　　輸入級</b></p><p><b>　　內(nèi)部基本反相器</b></p><p><b>　　輸入緩沖級</b></

40、p><p><b>　　內(nèi)部三與非門</b></p><p><b>　　內(nèi)部四與非門 </b></p><p><b>　　緩沖輸出級</b></p><p><b>　　輸出級</b></p><p><b>　　功耗與

41、延遲估算</b></p><p>　　在估算延時(shí)、功耗時(shí)，從輸入到輸出選出一條級數(shù)最多的支路進(jìn)行估算。74HC138電路從輸入到輸出的所有各支路中，只有S1端加入了緩沖級，因而增加了延時(shí)與功耗，因此在估算延時(shí)、功耗時(shí)，就以S1支路電路圖(如下圖3-11所示)來簡化估算。</p><p>　　圖3-11 估算延時(shí)、功耗Cs支路電路</p><p><

42、;b>　　模型簡化</b></p><p>　　由于在實(shí)際工作中，八個(gè)四輸入與非門中只有一個(gè)可被選通并工作，而另七個(gè)不工作，所以估算功耗時(shí)只估算上圖所示的支路即可。</p><p>　　在S1端經(jīng)三級反相器后，將不工作的七個(gè)四輸入與非門等效為負(fù)載電容CL1，而將工作的一個(gè)四輸入與非門的三個(gè)個(gè)輸入接高電平，只將S1端信號加在反相器上。在X點(diǎn)之前的電路，由于，S1均為輸入級，

43、雖然A0，A1，A2比S少一個(gè)反相器，作為工程估算，可以認(rèn)為七個(gè)輸入級是相同的，于是，估算功耗時(shí)對X點(diǎn)這前的部分只要計(jì)算S1這一個(gè)支路，最后將結(jié)果乘以七倍就可以了。在X點(diǎn)之后的電路功耗，則只計(jì)算一個(gè)支路。</p><p><b>　　功耗估算</b></p><p>　　CMOS電路的功耗中一般包括靜態(tài)功耗、瞬態(tài)功耗、交變功耗。由于CMOS電路忽略漏電，靜態(tài)功耗近似為

44、0，工作頻率不高時(shí)，也可忽略交變功耗，則估算時(shí)只計(jì)算瞬態(tài)功耗PT即可。是上述S1支路各級器件功耗的總和（共有7級），即：</p><p><b>　　其中：</b></p><p>　　為本級漏極PN結(jié)電容，按3.3.2①相關(guān)公式計(jì)算：</p><p>　　為與本級漏極相連的下一級柵電容，按3.3.2②的計(jì)算（這里忽略輸入提拉管的電容做近似計(jì)算

45、）：</p><p>　　為本級漏連接到下一級柵連線雜散電容，其值較小，可忽略不計(jì)。</p><p>　　為斷開的三個(gè)三輸入的非門柵電容，按3.3.2②的計(jì)算（這里取其中一個(gè)門做近似）：</p><p>　　為最后一級（即輸出級）的下一級柵電容，即負(fù)載電容25pF。</p><p>　　X前、X后表示S1支路電路中X點(diǎn)之前或X點(diǎn)之后的所有器件

46、。</p><p>　　對于74HC138器件，整個(gè)芯片功耗為PT:</p><p><b>　　符合設(shè)計(jì)要求。</b></p><p><b>　　延遲估算</b></p><p>　　算出每一級等效反相器延遲時(shí)間，總的延遲時(shí)間為各級（共7級）延遲時(shí)間的總和。各級等效反相器延遲時(shí)間可用下式估算：&

47、lt;/p><p>　　各字母的意義如圖3-12所示。</p><p>　　圖3-12 延遲時(shí)間，上升與下降時(shí)間</p><p>　　匯總列出每一集器件延遲時(shí)間，最后得出總的延遲時(shí)間。</p><p><b>　　計(jì)算各級的公式：</b></p><p><b>　　輸入級</b&g

48、t;</p><p>　　同理可以代入相關(guān)數(shù)據(jù)計(jì)算其它級的及延遲</p><p><b>　　內(nèi)部反相器</b></p><p><b>　　三輸入與非門</b></p><p><b>　　輸入緩沖級</b></p><p><b>　　四輸

49、入與非門</b></p><p><b>　　輸出緩沖級</b></p><p><b>　　輸出級</b></p><p>　　所以，總的延遲時(shí)間為</p><p><b>　　符合設(shè)計(jì)要求。</b></p><p><b>　　

50、電路模擬</b></p><p>　　電路模擬中為了減小工作量，使用上述功耗與延遲估算部分用過的S1支路電路圖。為了計(jì)算出功耗，在兩個(gè)電源支路分別加入一個(gè)零值電壓源V11和V12，電壓值為零（如下圖3-13所示），在模擬時(shí)進(jìn)行直流掃描分析，然后就可得出功耗。</p><p>　　圖3-13 電路模擬用S1支路電路</p><p>　　把此電路圖轉(zhuǎn)化為SP

51、ICE文件，加入電路特性分析指令和控制語句，即可進(jìn)行電路模擬。</p><p>　　在延遲仿真的時(shí)候，和相差較大，所以調(diào)整了輸出級的NMOS管的尺寸，增大為。同時(shí)為了遵循版圖規(guī)則，基本反相器的尺寸由原來的改為。</p><p><b>　　直流分析</b></p><p>　　直流分析：當(dāng)輸入由0.4V變化到2.4V過程中，觀察波形得到閾值電壓

52、（狀態(tài)轉(zhuǎn)變電平）Vs。Vs的值應(yīng)為約1.4V。直流分析的電路圖如圖3-14所示，其對應(yīng)的SPICE文件如圖3-15所示，直流分析的輸入輸出電壓曲線如圖3-16所示。</p><p>　　圖3-14直流分析電路圖</p><p>　　圖3-15直流分析SPICE設(shè)置</p><p>　　圖3-16直流分析輸入輸出電壓關(guān)系</p><p>

53、　　分析：從電壓關(guān)系可以看出，轉(zhuǎn)變電平大約在1.4V左右，符合設(shè)計(jì)的要求。因此所畫電路通過了直流分析測試。</p><p><b>　　瞬態(tài)分析</b></p><p>　　從波形中得到，然后進(jìn)行相關(guān)計(jì)算。瞬態(tài)分析的電路圖見圖3-17所示，其對應(yīng)的瞬態(tài)分析的SPICE文件設(shè)置見圖3-18所示。對應(yīng)的瞬態(tài)分析的結(jié)果見圖3-19。</p><p>

54、　　圖3-17 瞬態(tài)分析電路圖</p><p>　　圖3-18瞬時(shí)分析SPICE設(shè)置</p><p>　　圖3-19瞬態(tài)分析輸入輸出電壓關(guān)系</p><p>　　由仿真輸出的結(jié)果報(bào)告文件可以得到其瞬態(tài)參數(shù)如下：</p><p><b>　　，</b></p><p><b>　　則&

55、lt;/b></p><p><b>　　滿足電路設(shè)計(jì)要求。</b></p><p><b>　　功耗分析</b></p><p>　　對電壓源VI1和VI2進(jìn)行直流掃描分析：“.dc lin source VI1 0 5 0.1 sweep lin source VI2 0 5 0.1 ”，輸出“.pri

56、nt dc p( VI1) p(VI2)”。功耗分析的電路原理圖見圖3-20，SPICE文件設(shè)置見圖3-21，功耗分析結(jié)果見圖3-22。這里的功耗分析采用的是靜態(tài)功耗，所以這里沒有加入脈沖源，只有直流電源。</p><p>　　圖3-20 功耗分析電路原理圖</p><p>　　圖3-21功耗分析SPICE設(shè)置</p><p>　　圖3-22功耗分析結(jié)果&l

57、t;/p><p><b>　　從波形中得出，</b></p><p><b>　　總功耗：</b></p><p>　　從模擬分析得到的結(jié)果來看，各項(xiàng)模擬參數(shù)都滿足設(shè)計(jì)指標(biāo)，下面可進(jìn)行版圖設(shè)計(jì)。</p><p><b>　　版圖設(shè)計(jì)</b></p><p>

58、　　本次的版圖設(shè)計(jì)采用的是層次化、全手工設(shè)計(jì)版圖。所謂的層次化設(shè)計(jì)版圖，就是先設(shè)計(jì)單元版圖，由簡單的單元版圖再組成較復(fù)雜的單元版圖，一層層設(shè)計(jì)，直至完成芯片的整體版圖。</p><p><b>　　輸入級的設(shè)計(jì)</b></p><p>　　輸入級的設(shè)計(jì)如圖3-23所示，這里根據(jù)電路圖，由于提拉管的寬長比只有1，所以這里的多晶硅柵的寬度采用6λ，其余的多晶硅柵采用2λ的

59、設(shè)計(jì)方法。輸入級版圖DRC如圖3-24所示。</p><p>　　圖3-23輸入級版圖 圖3-24輸入級版圖DRC</p><p><b>　　內(nèi)部反相器的設(shè)計(jì)</b></p><p>　　內(nèi)部反相器的寬長比比較小，考慮到這個(gè)原因，采用了將源、漏極的區(qū)域擴(kuò)大的方法，以保證能夠符合設(shè)計(jì)規(guī)則。設(shè)計(jì)的版圖見圖3-25及DR

60、C檢測如圖3-26所示。</p><p>　　圖3-25內(nèi)部反相器版圖 圖3-26內(nèi)部反相器版圖DRC</p><p>　　輸入和輸出緩沖門的設(shè)計(jì)</p><p>　　對于緩沖門，由于其管的寬長比比較大，這里采用了梳狀結(jié)構(gòu)，從而減少了其管的面積，有效的利用的設(shè)計(jì)空間，其設(shè)計(jì)原理與內(nèi)部反相器類似。具體的版圖和相應(yīng)的版圖DRC檢測分別如圖3-27、圖

61、3-28、圖3-29和圖3-30所示。</p><p>　　圖3-27輸入緩沖門 圖3-28 輸入緩沖門DRC</p><p>　　圖3-29輸出緩沖門 圖3-30 輸出緩沖門版圖DRC</p><p><b>　　三輸入與非門的設(shè)計(jì)</b></

62、p><p>　　三輸入與非門涉及到的管比較多，區(qū)別于梳狀結(jié)構(gòu)，這里采用了多條多晶硅柵，而又考慮到盡量只用第一層金屬線來布線（這樣在總圖連接引線會更加方便，更加容易），這里引出了多晶硅柵分別接輸入端口。所設(shè)計(jì)的版圖及其DRC檢測分別如圖3-31和圖3-32所示。</p><p>　　圖3-31三輸入與非門版圖 </p><p>　　圖3-32

63、三輸入與非門版圖DRC</p><p><b>　　四輸入與非門的設(shè)計(jì)</b></p><p>　　四輸入與非門與三輸入與非門一樣，也采用梳狀結(jié)構(gòu)。所設(shè)計(jì)的版圖及其DRC檢測分別如圖3-33和圖3-34所示。</p><p>　　圖3-33 四輸入與非門版圖</p><p>　　圖3-34 四輸入與非門版

64、圖DRC</p><p><b>　　輸出級的設(shè)計(jì)</b></p><p>　　從計(jì)算中可以看出，輸出級的管的寬長比相比其它級來說是最大的，因此這里必須采用梳狀結(jié)構(gòu)。而且需要多個(gè)管并聯(lián)來實(shí)現(xiàn)較大的寬長比。輸出級的版圖及其DRC檢測分別如圖3-35和圖3-36所示。</p><p>　　圖3-35 輸出級的版圖 圖3-36 輸出

65、級的版圖DRC</p><p>　　調(diào)用含有保護(hù)電路的pad元件</p><p>　　pad保護(hù)電路如圖3-37所示。</p><p>　　圖3-37 pad元件版圖</p><p><b>　　總版圖</b></p><p>　　執(zhí)行cell→instance→（選擇需要調(diào)用的單元圖）在一個(gè)

66、新的cell內(nèi)組合成整體電路圖。按照附錄A所示的邏輯圖接線，得到最終的電路版圖</p><p>　　圖3-38 總版圖</p><p><b>　　3.7 版圖檢查</b></p><p>　　這一個(gè)操作與每一個(gè)子模塊的設(shè)計(jì)必須同步進(jìn)行。做DRC檢查時(shí)應(yīng)該分成小塊（單元）檢查。每一部分做成一個(gè)單元，每個(gè)單元進(jìn)行DRC檢查。在全部通過后，將單

67、元組合成電路，最終做一次全版圖的DRC，以確保全版圖正確。</p><p>　　版圖設(shè)計(jì)規(guī)則檢查（DRC）</p><p>　　總圖的版圖設(shè)計(jì)規(guī)則檢查見圖3-39所示。</p><p>　　圖3-39 總圖的DRC檢查</p><p>　　由DRC檢查結(jié)果可以看出，總圖能夠通過DRC檢查。</p><p>　　電路網(wǎng)

68、表匹配（LVS）檢查</p><p>　　電路圖提取的網(wǎng)表文件(.sp)與版圖提取的網(wǎng)表文件(.spc)，進(jìn)行元件和節(jié)點(diǎn)的匹配檢查。如果匹配，表明版圖的連接及版圖中各管子的生成是正確的。因此，只要保證電路圖是正確的，LVS檢查就可以驗(yàn)證版圖的正確性。</p><p>　　LVS檢查的結(jié)果見圖3-39所示。</p><p>　　圖3-39總圖LVS對照檢查結(jié)果<

69、;/p><p>　　由結(jié)果可以看出，電路原理圖與電路版圖匹配正確。</p><p><b>　　版圖數(shù)據(jù)的提交</b></p><p>　　所設(shè)計(jì)的版圖通過DRC和LVS的檢查，及ERC檢查(本次設(shè)計(jì)不做)，然后轉(zhuǎn)換成制造掩膜用的碼流數(shù)據(jù)，用GDS-II格式。將在L-EDIT的界面，點(diǎn)擊File→Export Mask Data→GDS-II→EX

70、PORT，即可得到（.gds）以及（.log）的文件。如下面列出了（.log）的內(nèi)容：圖3-42所示為輸出完成信息文件，即完成GDSII文件輸出程序。</p><p>　　圖3-42 GDSII文件輸出程序完成信息</p><p><b>　　經(jīng)驗(yàn)與體會</b></p><p>　　經(jīng)過這兩周的課程設(shè)計(jì),我對書本的內(nèi)容掌握更深入,對Tanne

71、r Pro軟件的使用更加熟悉,對軟件的操作更加上手。第一周的參數(shù)計(jì)算使我對書本上許多公式的運(yùn)用更加靈活，對器件的延遲，功耗等影響因素及怎樣平衡這兩者對器件的影響更加了解。第二周的軟件實(shí)踐操作使我對Tanner Pro軟件的原理圖設(shè)計(jì)流程，版圖設(shè)計(jì)流程，電路仿真，模型庫及規(guī)則有了更加深入的了解。</p><p>　　實(shí)際運(yùn)用中遇到可許多問題，尤其是版圖的檢查DRC及LVS，經(jīng)過反復(fù)對原理圖及版圖的對比和修改，才最終

72、解決了LVS對不不通過的問題。</p><p>　　這次課程設(shè)計(jì)使我對專業(yè)的的就業(yè)方向更加了解，也鍛煉了我獨(dú)立分析問題，解決問題的能力，使我深深的體會到學(xué)習(xí)書本的知識是遠(yuǎn)遠(yuǎn)不夠的，還要通過不斷實(shí)踐加以鞏固。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1] 陳先朝.集成電路課程設(shè)計(jì)指導(dǎo)書[M].廣州：廣東工業(yè)大學(xué)，201

73、1.</p><p>　　[2] 廖裕評，陸瑞強(qiáng). Tanner Pro集成電路設(shè)計(jì)與布局實(shí)戰(zhàn)指導(dǎo)[M].北京：科學(xué)出版社，2011.</p><p>　　[3] [美]畢查德.拉扎維. 模擬CMOS集成電路設(shè)計(jì)[M].西安：西安交通大學(xué)出版社，2011.</p><p>　　[4] 數(shù)字集成電路分析與設(shè)計(jì)[M].廣州：廣東工業(yè)大學(xué)大學(xué)，2011.</p>