簡易交通信號燈控制器課程設計

1、<p>　　《機械設計》課程設計報告</p><p>　　題 目 </p><p>　　學 院（部） 汽車學院 </p><p>　　專 業(yè) 熱能與動力工程工程 </p><p>　　班 級 </p><

2、;p>　　學生姓名 </p><p>　　學 號 </p><p>　　月 日至 月 日 共 3 周</p><p>　　指導老師 </p><p>　　1、課題名稱與技術要求:</p><p>

3、　　(1)被測信號的頻率范圍100Hz~10KHz;</p><p>　　(2)輸入信號為正弦信號或方波信號;</p><p>　　(3)四位數(shù)碼管顯示所測頻率,并用發(fā)光二極管表示單位;</p><p>　　(4)具有超量程報警功能.</p><p><b>　　2、摘要</b></p><p>

4、　　頻率計在數(shù)字電路中被廣泛應用，他可以實現(xiàn)對周期信號的頻率測量，從而間接地對信號周期的測量，打破了計時器不能對高頻信號周期測量的限制。隨著電子技術的高速發(fā)展，大規(guī)模集成芯片的出現(xiàn)以及可編程控制技術的提高，頻率計的設計從傳統(tǒng)的單元設計步入可自動控制的集成設計，極大地提高了頻率計的精確度，使得電路設計簡單化，更為清晰明了。本設計通過對高頻小信號或大信號的放大整形或衰減放大整形，是被測信號轉變?yōu)橥l率等幅度的方波信號，然后使此信號通過有標準

5、時基電路控制的閘門，再依次通過計數(shù)器、鎖存器、譯碼器，最后由數(shù)碼管以十進制形式顯示頻率值。</p><p>　　3、總體設計方案論證及選擇</p><p>　　數(shù)字頻率計的設計有多種方法，從采用的芯片類型和技術劃分,有五中設計方案：</p><p>　　方案一：采用通用中小規(guī)模集成芯片SSI,MSI等純硬件設計,方法比較繁瑣和陳舊，在技術上是可行的，可以簡化電路的設

6、計，但對于設計中要求的某些指標，采用專塊模塊來完成比較困難，及擴展極為不便。</p><p>　　方案二：采用單片數(shù)字頻率計芯片,如ICM7216等專用芯片硬件實現(xiàn),簡單易行,但只有固定的一般功能和通用的基本指標。例如，由美國Intersil公司首先研制的單片頻率計ICM7216D專用測頻大規(guī)模集成芯片。它是標準的28引腳的雙列直插式集成電路，采用單一的+5V穩(wěn)壓電源工作。它內含 高頻振蕩器、10進制計數(shù)器、7段

7、譯碼器、位多路復用器、能夠直接驅動LED顯示器的8段—段碼驅動器、8位—位碼驅動器。其基本的測頻范圍為DC至10MHz，若加預置的分頻電路，則上限頻率可達40MHz或100MHz，單片頻率計ICM7216D只要加上晶振、量程選擇、LED顯示器等少數(shù)器件即可構成一個DC至40MHz的微型頻率計，可用于頻率測量、機械轉速測量等方面的應用。</p><p>　　方案三：采用單片機系統(tǒng)設計。單片機內部具有定時器、計數(shù)器和

8、高穩(wěn)定的標準頻率源等硬件資源以及靈活的軟件運算和控制功能，能夠十分方便地對外部信號進行計數(shù)，并且可以實現(xiàn)邏輯控制及數(shù)據(jù)運算。單片機應用于數(shù)字頻率計中可以大大提高頻率計的自動化程度和靈活性，同時，也提高了頻率計的精確度</p><p>　　方案四：采用PLD(包括大規(guī)模可編程邏輯器件CPLD/FPGA等)系統(tǒng)設計。CPLD是一種新興的高密度大規(guī)?？删幊踢壿嬈骷哂虚T陣列的高密度和PLD器件的靈活性和易用性，目前

9、已成為一類主要的可編程器件。可編程器件的最大特點是可通過軟件編程對其器件的結構和工作方式進行重構，能隨時進行設計調整而滿足產品升級。使得硬件的設計可以如軟件設計一樣方便快捷，從而改變了傳統(tǒng)數(shù)字系統(tǒng)及用單片機構成的數(shù)字系統(tǒng)的設計方法。采用CPLD可編程器件，可利用計算機軟件的方式對目標期進行設計，而以硬件的形式實現(xiàn)。既定的系統(tǒng)功能，在設計過程中，可根據(jù)需要隨時改變器件的內部邏輯功能和管腳的信號方式，借助于大規(guī)模集成的CPLD和高效的設計軟

10、件，可通過直接對芯片結構的設計實現(xiàn)多種數(shù)字邏輯系統(tǒng)功能，而且由于管腳定義的靈活性，大大減輕了電路圖設計和電路板設計的工作量及難度，同時，這種基于可編程芯片的數(shù)量，縮小了系統(tǒng)的體積，提高了系統(tǒng)的可靠性。</p><p>　　方案五：采用單片機和CPLD/FPGA結合的系統(tǒng)設計。采用CPLD配合單片機的設計方案，具有造價較低、速度高、精度高的優(yōu)點，并且可以通過軟件下載而達到儀器硬件升級的目的利用FPGA進行測頻計數(shù)，

11、單片機實施控制實現(xiàn)多功能頻率計的設計頻率計利用FPGA來實現(xiàn)頻率、周期、脈寬和占空比的測量計數(shù)。利用單片機完成整個測量電路的測試控制、數(shù)據(jù)處理和顯示輸出。</p><p>　　從測量的指標上講，頻率計的設計方法主要有以下兩種方法：</p><p>　　方法一：直接測頻法，即在一定閘門時間內測量被測信號的脈沖個數(shù)。此種設計方法是大多數(shù)頻率計設計的主要思路，它對高頻信號的測頻準確度較高，其誤差

12、為加1或減1，但對低頻信號的測量誤差較大，甚至不能實現(xiàn)測量。</p><p>　　方法二：間接測頻法，即周期測頻法。間接測頻法利用計時器對信號的周期進行測量，此法對低頻信號的測量簡單方便，其精確度也較高。但對于高頻信號的測量就難以實現(xiàn)，頻率越高，其周期越小，對計時器的精確度要求就高了很多，如今計時器難以提高精度。因此，此方法只適用于低頻信號，通常是頻率小于1的。</p><p>　　根據(jù)本

13、課題的要求及測頻范圍(100Hz~100KHz)，本次設計采用直接測頻法。利用555定時器構成的多諧振蕩器產生時基信號，在標準時間1s(或0.01s)內閘門打開，在這個標準的時間內將有放大整形后的被測信號通過，與此同時由JK觸發(fā)器構成的鎖存信號和清零信號實現(xiàn)對記錄數(shù)值的鎖存以便讀數(shù)，清零信號清除已記錄的數(shù)據(jù)以便在此記錄。來自計數(shù)器的二進制數(shù)據(jù)依次通過鎖存器，譯碼器，最后由數(shù)碼管顯示十進制數(shù)據(jù)。</p><p>　

14、　4、設計方案原理圖、總體電路圖、接線圖及說明</p><p>　　1)根據(jù)所選方案可畫出設計原理圖如下</p><p>　　2）基于單元電路的設計可得總體電路圖如下</p><p>　　本設計中，頻率計具有兩個單位置換。當選1Hz單位時，能夠測到0~9999Hz范圍；當選1kHz單位時，能夠測到0.0~999.9kHz范圍。超過以上范圍，通過報警裝置（發(fā)光二極管）

15、提示超量程。在讀數(shù)方面鎖存信號持續(xù)時間是1.3秒有足夠的時間進行讀數(shù),每隔2.6秒測量一次可通過多次測量求平均值減小系統(tǒng)誤差。在整形放大電路中利用運算放大器和外接限流電阻可構成過零比較器，其工作穩(wěn)定性和靈敏性較高，即使是微弱信號也能實現(xiàn)過零比較，在輸出端可得到等幅度滿足要求的方波信號。十位BCD顯示器的小數(shù)點引出端A與KHz單位端的A點相接，可以實現(xiàn)小數(shù)點顯示。在測量信號頻率時，在電源接通的前提下，首先按一下動斷開關S，分別給兩JK觸發(fā)

16、器置零以及對四個計數(shù)器進行清零，然后再接入信號進行測量。</p><p>　　5、單元電路設計及其主要元器件選擇與電路參數(shù)計算</p><p><b>　　放大整形</b></p><p>　　生活中所遇到的頻率從小到大，其范圍變化是很大的而且小的信號通常不能直接在電子電路中被識別，此外門電路對電壓的高低是有界限的(VOH.>=2.4V、

17、VOL<=0.3V)。對邏輯的運算也需要一定寬度的高或低電平脈沖。因此，對微弱信號的放大是頻率計測量微弱信號頻率所不可缺少的一步。其放大電路的組成可采用兩種元器件構成。第一種是由分立元件晶體管及其附屬的電阻電容元件構成；第二種是采用集成運算放大器及外接元件構成.前者電路外接點多，隔直電容易產生振蕩，且輸出電流較大。后者電路構成簡單，輸出電流小，且能夠消除內部晶體管極間電容產生自激振蕩，工作穩(wěn)定。因此，選擇集成運算放大器作為主要放大

18、元件。其放大電路如下：</p><p>　　將放大后的正弦信號或方波信號整形為能測頻的方波信號，可以采用基本RS觸發(fā)器，555定時器組成的單穩(wěn)態(tài)觸發(fā)器或由運算放大器構成的過零比較器。前兩者在觸發(fā)輸出時有一定的延遲，而且，對觸發(fā)器初狀態(tài)控制有一定要求.后者相對前者，無此限定，更為簡單，選擇后者為整形電路主要器件。</p><p>　　在電壓比較器的輸出端接有一穩(wěn)壓二極管，可對輸出電壓幅度起到

19、限定作用，使輸出電壓幅度穩(wěn)定在+Uz。穩(wěn)壓管選擇2CW54 穩(wěn)定電壓Uz為5.5~6.5V。其波形圖如下</p><p>　　時基脈沖電路及鎖存,清零控制信號電路</p><p>　　標準時間和邏輯控制信號產生有多種方法。利用石英振蕩器產生高頻脈沖信號，通過分頻器的分頻可獲得不同標準時間門控信號，實現(xiàn)多單位置換功能，可得到頻率測量更高的頻率計；利用555定時器構成的多諧振蕩器，能夠通過改

20、變充放電的時間來改變脈沖輸出的占空比。本次設計采用后者。</p><p>　　555定時器是一種功能強大的模擬數(shù)字混合集成電路，應用十分廣泛,它由TTL集成定時電路和CMOS集成定時電路,這二者功能完全相同,不同之處是:TTL集成定時電路的驅動能力比CMOS集成定時電路大。555集成定時器內部邏輯電路和外引線排列如下：</p><p>　　由555構成的多諧振蕩器</p>&

21、lt;p>　　當k接1Hz 端時，發(fā)光二級管發(fā)光，以示單位。其中的參數(shù)如下設定：</p><p>　　考慮到充電和放電時間較長，取C=100uF。根據(jù)tp11 =0.7R1C=1s，tp12=0.7RoC=0.3s ，可算得：R1=142.86 KΩ，Ro= 4.286 KΩ ，其輸出波形如下</p><p>　　由以上波形圖可以得到Q端的信號可作為鎖存信號Y,使得顯示器的顯示不受下

22、一個標準時間1s(或0.01s)的計數(shù)影響,鎖存持續(xù)時間1.3s.由Q端信號與CP通過一與非門可得清零信號Z,其邏輯電路圖如下:</p><p>　　當k接1kHz端時，指示1kHz單位的發(fā)光二極管發(fā)光。其中的參數(shù)如下設定：</p><p>　　根據(jù) tp21=0.7 R2 C=0.01s， 可算得R2=143Ω。其輸出波形如下</p><p>　　將標準時間信號1

23、s(或0.01s)輸入JK觸發(fā)器的CP端，J和K都接高電位，其輸出狀態(tài)為零。根據(jù)JK觸發(fā)器后沿觸發(fā)的特性可得如下：</p><p><b>　　閘門電路</b></p><p>　　要記錄在1s標準時間信號內待測信號的高電平數(shù),而且只能使待測信號在1s的高電平時有輸出,其它均為低電平,于是就要控制信號脈沖通過閘門,以便于控制計數(shù)器的輸入脈沖.使計數(shù)器實現(xiàn)在1s的標準時

24、間信號對被測到的高電平進行準確計數(shù),在標準準時間結束時間門關閉,計數(shù)器不在計數(shù).由此可知,此閘門可選擇一個與非門對被測信號進行控制,其波形圖如下.選擇元器件74LS00與非門集成芯片</p><p><b>　　計數(shù)器</b></p><p>　　160為可預置的十進制同步計數(shù)器,它的清除端是異步的。當清除端/MR為低電平時,不管時鐘信號CP狀態(tài)如何,即可完成清零功能

25、。</p><p>　　160的預置是同步的。當置入控制器/PE為低電位時,在ＣＰ上升沿作用下，輸出端Ｑ0-Q3與數(shù)據(jù)輸入端P0-P3一致,對于54/74160，當CP由低至高跳變或跳變前,如果計數(shù)控制端CEP、CET為高電平，則/PE應避免由低至高電平的跳變,而54/74LS160無此種限制。</p><p>　　160為可預置的十進制同步計數(shù)器,共有54/74160和54/74LS16

26、0兩種線路結構形式,其主要電特性的典型值如下:</p><p>　　160的清除端是異步的。當清除端/MR為低電平時,在CP上升沿作用下,輸出Q0-Q3與數(shù)據(jù)輸入端P0-P3一致,對于5474160，當CP由低至高跳變或跳變前,如果計數(shù)控制端CEP、CET為高電平,則/PE應避免由低至高電平的跳變,而54/74LS160無此種限制。</p><p>　　160的計數(shù)是同步的,靠CP同時加在

27、四個觸發(fā)器上面實現(xiàn)的。當CEP、CET均為高電平時，在CP上升沿作用下Q0-Q3同時變化，從而消除了異步計數(shù)器中出現(xiàn)的計數(shù)尖峰。對于54/74160，只有當CP為高電平時，CEP、CET才允許由高至低電平的跳變，而54/74LS160的CEP、CET跳變與CP無關。</p><p>　　160有超值前進位功能，當計數(shù)溢出時，進位輸出端(TC)輸出一個高電平脈沖，其寬度為Q0的高電平部分。</p>&

28、lt;p>　　在不外加門電路的情況下，可級聯(lián)成N為同步計數(shù)器。</p><p>　　對于54/74LS160，在CP出現(xiàn)前，即使CEP、CET、/MR發(fā)生變化，電路的功能也不受影響。</p><p><b>　　5）鎖存器</b></p><p>　　74ls273中文資料:是帶有清除端的8D觸發(fā)器，只有在清除端保持高電平時，才具有鎖存功

29、能，鎖存控制端為11腳CLK，采用上升沿鎖存。 </p><p>　　74LS273是一種帶清除功能的8D觸發(fā)器， 1D～8D為數(shù)據(jù)輸入端，1Q～8Q為數(shù)據(jù)輸出端，正脈沖觸發(fā)，低電平清除，常用作8位地址鎖存器。 </p><p><b>　　6）譯碼器</b></p><p>　　從計數(shù)器所輸出的計數(shù)形式為四位二進制，要實現(xiàn)十進制的顯示效果，必

30、須將8421碼轉化為一一對應能使七段發(fā)光二極管對應發(fā)光，實現(xiàn)四位二進制轉化為七位二進制。能夠實現(xiàn)這一功能的稱為譯碼器</p><p>　　譯碼器的種類很多，有3/8線譯碼器，2/4線譯碼器，4/16譯碼器。為了滿十進制的顯示需要并設計選用二——十進制譯碼器，此外1s的標準時間通過后必須對顯示器數(shù)字進行鎖存，以延長顯示時間，方便于讀數(shù)。在這里選用譯碼器74LS247</p><p>　　4線

31、——七段譯碼器/驅動器（BCD輸入，OC15V）其說明如下</p><p>　　輸出端（a~g）為低電平有效，可直接驅動指示燈或共陽極LED。當要求輸入0~15V時，消隱輸入（/BI）應為高電平或開路，對于輸出0時還要求脈沖消隱輸入（/BRI）為高電平或開路；當BI為低電平時，不管其它輸入端狀態(tài)如何，a~g均為截止態(tài)；當/RBI和地址端（A~D）均為低電平，并且燈測試（/LT）為高電平，a~g均為截止態(tài)，脈沖消隱

32、輸出（/RBO）為低電平。當BI為高電平開路時，/LT的低電平可使a~g為低電平。</p><p><b>　　引出端符號說明：</b></p><p>　　A、B、C、D 譯碼地址輸入端</p><p>　　/BI、/RBO 消隱輸入（低電平有效） 脈沖消隱輸出（低電平有效）</p><p>　　/

33、LT 燈測試輸入端（低電平有效）</p><p>　　/RBI 脈沖消隱輸入端（低電平有效）</p><p>　　a~g 段輸出（低電平有效）</p><p><b>　　7）顯示器</b></p><p>　　單個LED是由7段發(fā)光二極管構成的

34、顯示單元，有10個引腳，對應于7個段、一個小數(shù)點和兩個公共端。LED數(shù)碼管結構簡單，價格便宜。下圖是八段LED數(shù)碼管的結構和原理圖。八段數(shù)碼管由八只發(fā)光二極管組成，編號是a、b、c、d、e、f、g和dp，分別與同名管腳相連。七段LED顯示管比八段LED少一只發(fā)光二極管SP，其它與八段LED相同，SP顯示段用于顯示小數(shù)點。本次設計中采用的是共陽極顯示器。</p><p><b>　　8)報警電路</

35、b></p><p>　　由JK觸發(fā)器和發(fā)光二極管構成報警裝置，當千位計數(shù)器的Q3端由1下跳到0時，JK觸發(fā)器后沿觸發(fā)，Q端為1，發(fā)光二極管導通發(fā)光，以此來顯示超過了四位顯示器的顯示上限9999Hz或999.9KHz。其電路圖如下：</p><p>　　6收獲與體會,存在的問題等</p><p>　　通過對本次頻率計的設計，使我了解到了許多數(shù)字電路設計的知識，

36、以及一些電器元件的功能和使用方法。對數(shù)字電路有了些基本認識，與此同時也感受到數(shù)字電路設計的多樣性和復雜性，對電路中元器件選擇的好與不好直接影響到整個電路的結構復雜程度和精確程度，特別是對電容和電阻的選擇比較困難。在大量資料中對于數(shù)字頻率計的設計都用到單片機和石英晶體產生高頻時基信號，有的應用程序自動控制邏輯電路，極大地提高測量范圍。對于大多數(shù)元器件的不了解，使我感受到電子技術方面知識的薄弱。</p><p>　　

37、本次設計中采用555定時器構成的多諧振蕩器產生時基信號，利用選擇電阻和電容的大小來控制閘門時間，但是，電阻和電容并不是那么容易做到非常精確，在選擇中可能難以做到時基信號的準確控制，這將影響到頻率計的測量精確度。對于測量前的顯零和滅零在本設計中做的不是很好，沒能實現(xiàn)電路結構的簡單化。從總體上看，本設計中，數(shù)字的顯示時間僅僅只有1.3s，很難在555定時器的基礎上加大占空比。由于時間的短暫和個人對電子電工知識的初步應用，很難能夠應用到單機片

38、、ICM7216專用芯片等可提高頻率計性能的高級硬件設備。</p><p><b>　　7參考文獻</b></p><p>　　華中科技大學出版社 <<電子線路設計?實驗?測試>></p><p>　　山東科學技術出版社 <<電子電路設計與實踐>></

39、p><p>　　電子工業(yè)出版社 <<電子技術基礎實驗與課程設計>></p><p>　　高等教育出版社 <<電子技術>></p><p><b>　　8附件</b></p><p><b>　　8)主要元器件&l