《數(shù)字電子技術(shù)》課程設(shè)計(jì)--基于fpga的數(shù)字電子時(shí)鐘設(shè)計(jì)與實(shí)現(xiàn)

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2023年全國(guó)碩士研究生考試考研英語(yǔ)一試題真題（含答案詳解+作文范文）_第1頁(yè)

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1、　　《數(shù)字電子技術(shù)》課程設(shè)計(jì)　　基于FPGA的數(shù)字電子時(shí)鐘設(shè)計(jì)與實(shí)現(xiàn)　　完成日期 2011年 1 2月　　目錄　　一．所用設(shè)備與器材1　　1.1 儀器設(shè)備1&l

2、t;/p>　　1.2 器件1　　二．系統(tǒng)方案1　　2.1設(shè)計(jì)思想1　　2.1.1課題背景綜述1　　2.1.2 Quartu

3、s II軟件介紹以及如何使用2　　2.2工作原理及系統(tǒng)框圖5　　三．軟件方案7　　3.1程序流程圖7　　3.2 程序清單10　　四．調(diào)試及結(jié)果14<p

4、>　　4.1 模塊仿真14　　4.2系統(tǒng)仿真16　　4.3程序下載16　　4.4分析運(yùn)行結(jié)果18　　一．所用設(shè)備與器材　　1.1 儀器設(shè)備&

5、lt;/p>　　DE2-70、PC機(jī)、GWINSTEC SFG_2010　　1.2 器件　　數(shù)碼管、LED燈、微動(dòng)開關(guān)、撥動(dòng)開關(guān)、USB-BLEAST模塊、電源模塊　　二．系統(tǒng)方案<

6、;p>　　2.1設(shè)計(jì)思想　　2.1.1課題背景　　數(shù)字時(shí)鐘與機(jī)械時(shí)鐘相比具有更高的準(zhǔn)確性和直觀性，且無機(jī)械裝置，具有更長(zhǎng)的使用壽命。此外，數(shù)字時(shí)鐘可以擴(kuò)展一些額外的功能，諸如定時(shí)自動(dòng)報(bào)警、按時(shí)自動(dòng)打鈴、時(shí)間程序自動(dòng)控制、定時(shí)廣播、自動(dòng)開關(guān)路燈、通斷動(dòng)力設(shè)備、甚至各種定時(shí)電器

7、的自動(dòng)啟用等，但是所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。因此，研究萬(wàn)年歷及擴(kuò)展其應(yīng)用，有著非常現(xiàn)實(shí)的意義。由于現(xiàn)場(chǎng)可編程門陣列（FPGA）具有門陣列的高邏輯密度和高可靠性以及可編碼邏輯器件的用戶可編程特性，因此，在FPGA基礎(chǔ)上設(shè)計(jì)萬(wàn)年歷可以很大程度的減少系統(tǒng)設(shè)計(jì)和維護(hù)的風(fēng)險(xiǎn)，降低產(chǎn)品成本，縮短設(shè)計(jì)周期。　　2.1.2 Quartus II軟件　　Quar

8、tus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)

9、一，功能集中，易學(xué)易用等特點(diǎn)。　　　　Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方

10、便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。Maxplus II 作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前Altera已經(jīng)停止了對(duì)Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在Quartus II 中包含了許多諸

11、如SignalTap II、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承了Maxplus II 友好的圖形界面及簡(jiǎn)便的使用方法。Alte　　Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺(tái)。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus平臺(tái)與Cadence、

12、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。支持MAX7000/MAX3000等乘積項(xiàng)器件。　　使用方法：　　(一

13、）在File(文件)中找到New Project Wizard創(chuàng)建一個(gè)新的工程。如圖1所示：　　圖1 打開FILE文件　?。ǘ┰诘谝粰谥休斎牍こ檀嫒〉穆窂?，第二第三欄輸入工程名和實(shí)體名，必須一樣，如圖2所示：　　圖2 存取路徑

14、?。ㄈ⑾嚓P(guān)的文件加入進(jìn)來，沒有相關(guān)的文件可跳過此步。如圖3所示：　　圖.3 添加相關(guān)文件　　（四）選擇相關(guān)的Devices的名字，選用的是數(shù)字編號(hào)為896c6的device。　　圖4 選擇896C6的Devices　?。ㄎ澹┻x擇相應(yīng)的文件類型，我們選用的是Verilo

15、g HDL File,如圖5　　圖5 打開Verilog文件　　2.2系統(tǒng)工作原理　　2.2.1 系統(tǒng)框圖　　設(shè)計(jì)并仿真實(shí)現(xiàn)一個(gè)基于FPGA的數(shù)字電子時(shí)鐘，其基本功能框圖如圖6。振蕩器采用ALTERA的DE2-70開發(fā)板的50MHz

16、輸出，分頻器將50MHz的方波進(jìn)行分頻進(jìn)而得到1Hz的標(biāo)準(zhǔn)秒脈沖，時(shí)、分、秒計(jì)時(shí)模塊分別由二十四進(jìn)制時(shí)計(jì)數(shù)器、六十進(jìn)制分計(jì)數(shù)器和六十進(jìn)制秒計(jì)數(shù)器完成，校時(shí)模塊完成時(shí)和分的校正。電子時(shí)鐘可擴(kuò)展功能為：仿電臺(tái)報(bào)時(shí)和定時(shí)鬧鐘等，如圖6所示。　　圖6 數(shù)字電子時(shí)鐘組成框圖　　2.2.2 系統(tǒng)基本功能　　設(shè)計(jì)一個(gè)具有時(shí)、分

17、、秒計(jì)時(shí)的數(shù)字電子時(shí)鐘電路；　　2）按照24小時(shí)制計(jì)時(shí)，或電路可選24進(jìn)制計(jì)時(shí)和12進(jìn)制計(jì)時(shí)；　　3) 準(zhǔn)確計(jì)時(shí)，以數(shù)字形式顯示時(shí)、分、秒的時(shí)間；　　4) 具有分、時(shí)校正功能，校正輸入脈沖頻率為1Hz；　　5) 復(fù)位功能，時(shí)、分、秒計(jì)時(shí)清零。<

18、;p>　　2.2.3 系統(tǒng)的顯示單元　　顯示單元：共陽(yáng)極數(shù)碼管作用：用來顯示時(shí)鐘的數(shù)字信號(hào)。如圖7所示　　圖7共陽(yáng)極數(shù)碼管　　三．系統(tǒng)軟件方案　　3.1系統(tǒng)各單元流程

19、　　用流程圖描述軟件設(shè)計(jì)思路。流程圖繪制要規(guī)范，如處理為矩形框，判斷為棱形框等，不宜太粗，并以文字說明來闡述軟件工作原理　　六進(jìn)制流程圖　?。?lt;/b>　　圖8六進(jìn)制流程圖

20、　　十進(jìn)制流程圖　　圖9 10進(jìn)制流程圖　　24進(jìn)制流程圖　　圖10 24進(jìn)制流程圖　　60進(jìn)制流程圖<

21、p>　　圖11 60進(jìn)制流程圖　　LED七段引腳　　圖12 LED七段引腳　　頂層文件　　圖13頂層文件&l

22、t;b>　　3.2 程序清單　　1.六進(jìn)制　　counter6　　module counter6(Q,nCR,EN,CP);　　input CP,nCR,EN;</

23、p>　　output [3:0] Q;　　reg [3:0] Q;　　always @(posedge CP or negedge nCR)　　begin 　　if(~nCR) Q<=4'b0

24、000;//if nCR=0,counter is clear　　else if(~EN) Q<=Q;//if EN=0,stop countering　　else if(Q==4'b0101) Q<=4'b0000;　　else Q<=Q+1'b1;//counter+

25、+　　end　　Endmodule　　2.十進(jìn)制　　counter10　　mo

26、dule counter10(Q,nCR,EN,CP);　　input CP,nCR,EN;　　output [3:0] Q;　　reg [3:0] Q;　　always @(posedge CP or negedge nCR)&

27、lt;b>　　begin 　　if(~nCR) Q<=4'b0000;//if nCR=0,counter is clear　　else if(~EN) Q<=Q;//if EN=0,stop countering　　else if(Q==4'b1001) Q

28、<=4'b0000;　　else Q<=Q+1'b1;//counter++　　end　　Endmodule　　3.二十四進(jìn)制&l

29、t;/p>　　counter24　　module counter24(CntH,CntL,nCR1,EN,CP);　　input CP,nCR1,EN;　　output [3:0] CntH,CntL;

30、reg [3:0] CntH,CntL;　　always @(posedge CP or negedge nCR1)　　begin 　　if(~nCR1) {CntH,CntL}<=8'h00;//if nCR=0,counter is clear</p&

31、gt;　　else if(~EN) {CntH,CntL}<={CntH,CntL}; //if EN=0,stop countering　　else if((CntH>2)||((CntH==2)&&(CntL>=3)))　　{CntH,CntL}<=8'h00;</p&g

32、t;　　else if((CntH==2)&&(CntL<3))　　begin CntH<=CntH;CntL<=CntL+1'b1;end　　else if(CntL==9)　　begin CntH<=CntH+1'b1;CntL&l

33、t;=4'b0000;end　　else 　　begin CntH<=CntH;CntL<=CntL+1'b1;end　　end　　Endmodule </p&g

34、t;　　4.六十進(jìn)制　　counter60　　module counter60(Cnt,nCR,EN,CP);　　input CP,nCR,EN;　　output [7:0]

35、 Cnt;　　wire [7:0] Cnt;　　wire ENP;　　counter10 UC0(Cnt[3:0],nCR,EN,CP);　　counter6 UC1(Cnt[7:4],nCR,ENP,CP);

36、　　assign ENP=(Cnt[3:0]==4'h9);　　Endmodule 　　5.top_clock　　module top_clock(Second,Minute,Hour,_1Hz,nCR,AdjMinKey,AdjHrkey);

37、　　input _1Hz,nCR,AdjMinKey,AdjHrkey;　　output [7:0] Second,Minute,Hour;　　wire [7:0] Hour,Minute,Second;　　supply1 Vdd;　　wire MinCP,HrCP;&l

38、t;/p>　　counter60 UT1(Second,nCR,Vdd,_1Hz);　　counter60 UT2(Minute,nCR,Vdd,~MinCP);　　counter24 UT3(Hour[7:4],Hour[3:0],nCR,Vdd,~HrCP);　　assign Mi

39、nCP=AdjMinKey ? _1Hz:(Second==8'h59);　　assign HrCP=AdjHrkey ? _1Hz:({Minute,Second}==16'h5959);　　Endmodule 　　6.count&l

40、t;p>　　module count(Q1,Q2,Q3,Q4,Q5,Q6,_50MHzIn,AdjMinkey,AdjHrkey,nCR);　　output [6:0] Q1,Q2,Q3,Q4,Q5,Q6;　　wire [6:0] Q1,Q2,Q3,Q4,Q5,Q6;　　input nCR,_50MHzIn

41、;　　wire _1Hz,_1KHz;　　input AdjMinkey,AdjHrkey;　　wire [7:0] Hour,Minute,Second;　　Divided_Frequency C1(_1KHz,nCR,_50MHzIn);<

42、;p>　　Divided_Frequency U0(_1Hz,nCR,_1KHz);　　top_clock U1(Hour,Minute,Second,_1Hz,nCR,AdjMinkey,AdjHrkey);　　from0to9 LED0(Q1,Second[3:0]);　　from0to9 LED1(Q

43、2,Second[7:4]);　　from0to9 LED2(Q3,Minute[3:0]);　　from0to9 LED3(Q4,Minute[7:4]);　　from0to9 LED4(Q5,Hour[3:0]);　　from0to9 LED5(Q6,Hour[7:4

44、]);　　endmodule　　7.from0to9　　module from0to9(HEX,D);　　output [6:0] HEX;　　input [3:0] D;</p&

45、gt;　　reg [6:0] HEX;　　always @(D) 　　begin　　case(D)　　4'd0:{HEX[0],HEX[1],HEX[2],HEX[3

46、],HEX[4],HEX[5],HEX[6]}=7'b0000001;　　4'd1:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=7'b1001111;　　4'd2:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=

47、7'b0010010;　　4'd3:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=7'b0000110;　　4'd4:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=7'b1001100;

48、;　　4'd5:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=7'b0100100;　　4'd6:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=7'b0100000;　　4'd7:{

49、HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=7'b0001111;　　4'd8:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=7'b0000000;　　4'd9:{HEX[0],HEX[1],HEX[2],HEX

50、[3],HEX[4],HEX[5],HEX[6]}=7'b0000100;　　default:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=7'b111111;　　endcase　　en

51、d　　endmodule　　8.Divided_Frequency（分頻）　　module Divided_Frequency(_1HzOut,nCR,_5kHzIN);　　input _5kHzIN,nCR;&l

52、t;/p>　　output _1HzOut;　　supply1 Vdd;//define Vdd as high level　　wire [15:0] Q;//counter's output signal(intermediate variable )　　wire EN1,E

53、N2,EN3;//counter's enable signal(intermediate variable )　　counter10 DU0(Q[3:0],nCR,Vdd,_5kHzIN);//use decimal counter module　　counter10 DU1(Q[7:4],nCR,EN1,_5kHzIN);

54、　　counter10 DU2(Q[11:8],nCR,EN2,_5kHzIN);　　counter10 DU3(Q[15:12],nCR,EN3,_5kHzIN);　　assign EN1=(Q[3:0]==4'h9);　　assign EN2=(Q[7:4]==4'h9)

55、&(Q[3:0]==4'h9);　　assign EN3=(Q[11:8]==4'h9)&(Q[7:4]==4'h9)&(Q[3:0]==4'h9);　　assign _1HzOut=Q[15];//assign _500HzOut=Q[0];<b&g

56、t;　　endmodule　　四．調(diào)試及結(jié)果　　4.1 模塊仿真　　六進(jìn)制波形圖　　圖14 EN、nCR為高電平時(shí)的6進(jìn)制計(jì)數(shù)波形<

57、/p>　　10進(jìn)制波形圖　　圖15 CP=CLOCK EN是高電平 nCR是高電平　　24進(jìn)制波形圖　　圖16 CP=CLOCK EN是高電平 nCR是高電平<b

58、>　　60進(jìn)制波形圖　　圖17 CP=CLOCK EN是高電平 nCR是高電平　　4.2系統(tǒng)仿真運(yùn)行　　圖18 倒計(jì)時(shí)功能截圖1　　圖19 在51S處，LED燈亮

59、　圖20 在52S處，LED燈不亮　　圖21 在53處LED燈亮　　圖22　　圖23　　圖24

60、4.3程序下載　?。ㄒ唬┐蜷_輸入管教程序，如圖25所示：　　圖25　?。ǘ┐_定管腳，如圖26所示：　　圖26　?。ㄈ┐蜷_輸入程序，

61、如圖27所示：　　圖27　　（四）將程序輸入點(diǎn)板，如圖28所示　　圖28　　4.4分析總結(jié)　　這兩周的大型作業(yè)時(shí)用F

62、PGA設(shè)計(jì)電子時(shí)鐘計(jì)數(shù)器并能開發(fā)出各種如鬧鐘和在各時(shí)段亮燈的功能。開始的時(shí)候是興奮、畢竟開發(fā)軟件并能在單片機(jī)上實(shí)現(xiàn)電子時(shí)鐘中的功能是很神奇的事情，但是在學(xué)習(xí)的過程中還是碰到了各種問題，比如程序書寫格式的規(guī)范，錯(cuò)誤的查找都讓我漸漸感到茫然。幸好，我們是三個(gè)同學(xué)為一組，我們可以互相幫助、集思廣益，最終還是可以順利把程序調(diào)適成功。所以我深刻地感覺到團(tuán)隊(duì)的力量是很重要的。另外分工明確也讓我們?cè)诤竺娴膶W(xué)習(xí)過程中效率倍增，一人負(fù)責(zé)寫程序、其他人負(fù)責(zé)

63、校對(duì)和程序燒錄。當(dāng)然在這過程中還是暴露出了一些問題，比如在書寫程序遇到瓶頸的時(shí)候，看到其他小組已經(jīng)寫好程序并能成功運(yùn)行，于是我們抱著偷懶的態(tài)度就拷貝別人的程序而沒有去做修改，就燒錄了。但是在老師的檢查的過程中馬上就識(shí)破了我們的程序不是自己寫的。通過這件事我們懂得了做任何事不能由偷懶的態(tài)度，要腳踏實(shí)地地去做，否則就是自欺欺人。　　課程設(shè)計(jì)誠(chéng)然是一門專業(yè)課，給我們很多專業(yè)知識(shí)以及專業(yè)技能上的提升，同

64、時(shí)又是一門講道課，一門辯思課，給了我們?cè)S多道，給了我們很多思，給了我們莫大的空間。同時(shí)，設(shè)計(jì)讓我們感觸很深。使我們對(duì)抽象的理論有了具體的認(rèn)識(shí)。通過這次課程設(shè)計(jì)，我們掌握了Quartus II 的使用；熟悉了EDA工具的使用；了解了Verilog HDL語(yǔ)言的運(yùn)用；以及掌握了不同進(jìn)制計(jì)數(shù)器及時(shí)鐘控制電路的設(shè)計(jì)方法和技術(shù)，通過查詢資料，也了解了多功能數(shù)字鐘的工作原理　　通過這次的大型作業(yè)，我們基本上

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