eda交通燈課程設(shè)計---交通燈控制系統(tǒng)

1、<p>　　課 程 設(shè) 計 說 明 書</p><p>　　課程設(shè)計名稱： 電子技術(shù)課程設(shè)計 </p><p>　　題 目： 交通燈控制系統(tǒng) </p><p>　　日期：2012年 5月 25日</p>

2、;<p>　　摘要: Verilog HDL作為一種規(guī)范的硬件描述語言，被廣泛的運(yùn)用于電路的設(shè)計之中，本設(shè)計通過FPGA芯片實現(xiàn)了交通信號燈控制電路的設(shè)計。本文采用Verilog 硬件描述語言描述了十字路口交通信號燈電路，并完成了對電路的功能仿真。交通燈的循環(huán)點(diǎn)亮方式采用狀態(tài)機(jī)的設(shè)計思路，實現(xiàn)環(huán)形計數(shù)器的功能。輸出部分通過組合邏輯電路實現(xiàn)。系統(tǒng)控制主要由計數(shù)器、控制器、分頻器、分位譯碼器、和掃描顯示電路等組成。通過輸入輸出

3、接口控制紅綠燈發(fā)光二極管的亮滅和七段數(shù)碼管的顯示。與傳統(tǒng)的設(shè)計方式相比，本設(shè)計由于采用了FPGA芯片來實現(xiàn)，它將大量的電路功能集成到一個芯片中，并且可以由用戶自行設(shè)計邏輯功能，提高了系統(tǒng)的功率密集度、可靠性和工作速度。</p><p>　　關(guān)鍵詞：現(xiàn)場可編程門陣列、硬件描述語言、交通燈、狀態(tài)機(jī)、環(huán)形計數(shù)器</p><p>　　Abstract: Verilog HDL as a stand

4、ard of hardware description language, is widely used in the circuit design. In this design through the FPGA chip realized the traffic light control circuit design. In this article, the Verilog hardware description langua

5、ge describes the intersection traffic light circuit, and completed the function of circuit simulation. The traffic light cycle light way using the state machine design train of thought, to realize the function of the ann

6、ular counter. Output part th</p><p>　　Keywords: FPGA Hardware Description Language Traffic lights State Machine Ring Counter</p><p><b>　　前言</b></p><p>　　隨著電子技術(shù)的發(fā)展，人們的

7、生活水平和質(zhì)量不斷提高，生活設(shè)備的智能化程度也越來越高，這些都離不開電子產(chǎn)品的進(jìn)步?，F(xiàn)代電子產(chǎn)品在性能提高、復(fù)雜度增大的同時，價格卻一直呈下降趨勢，而且產(chǎn)品更新?lián)Q代的步伐也越來越快，實現(xiàn)這種進(jìn)步的主要因素是生產(chǎn)制造技術(shù)和電子設(shè)計技術(shù)的發(fā)展。前者以微細(xì)加工技術(shù)為代表，目前已進(jìn)展到深亞微米階段，可以在幾平方厘米的芯片上集成數(shù)千萬個晶體管。后者的核心就是EDA技術(shù)，EDA是指以計算機(jī)為工作平臺，融合應(yīng)用電子技術(shù)、計算機(jī)技術(shù)、智能化技術(shù)最新成果

8、而研制成的電子CAD通用軟件包。</p><p>　　特別是近年來科技的飛速發(fā)展，EDA技術(shù)的應(yīng)用不斷深入，不僅帶動傳統(tǒng)控制檢測技術(shù)日益更新，更在電子信息，通信，自動，控制及計算機(jī)應(yīng)用等領(lǐng)域越顯重要。沒有EDA技術(shù)的支持，想要完成上述超大規(guī)模集成電路的設(shè)計制造是不可想象的，反過來，生產(chǎn)制造技術(shù)的不斷進(jìn)步又必將對EDA技術(shù)提出新的要求。隨著電子技術(shù)的發(fā)展和人們對電子設(shè)計開發(fā)的難度及周期要求，EDA技術(shù)必將廣發(fā)應(yīng)用于

9、電子設(shè)計的各個領(lǐng)域，因此本設(shè)計也采用了EDA的設(shè)計方法，其設(shè)計的優(yōu)越性明顯高于傳統(tǒng)的設(shè)計方法。</p><p>　　在現(xiàn)代城市中，人口和汽車日益增長，市區(qū)交通也日益擁擠，人們的安全問題也日益重要。因此，紅綠交通信號燈成為了交管部門管理交通的重要手段。那么，要想在十字路口中做到車輛穿梭，行人熙攘，車行車道，人行人道，有條不紊，要靠什么來實現(xiàn)這井然秩序呢？靠的就是交通信號燈的自動指揮系統(tǒng)。傳統(tǒng)的交通信號燈控制電路是由

10、振蕩電路、三進(jìn)制計數(shù)器、譯碼電路、顯示驅(qū)動電路和開關(guān)控制電路等電路組成。在本課程設(shè)計中，通過EDA設(shè)計程序使十字路口的工作順序為B方向紅燈亮65秒，前40秒A方向綠燈亮，后5秒黃燈亮，接著15秒左轉(zhuǎn)燈亮，最后5秒亮黃燈。然后A方向紅燈亮55秒，前30秒B方向綠燈亮，后5秒黃燈亮，接著15秒左轉(zhuǎn)燈亮，最后5秒亮黃燈，依次重復(fù)。</p><p>　　本設(shè)計立足系統(tǒng)可靠性及穩(wěn)定性等高技術(shù)要求，采用FPGA芯片實現(xiàn)汽車尾

11、燈控制電路，其電路設(shè)計比較簡單，外圍電路少，易于控制和檢查，較傳統(tǒng)的分離元件實現(xiàn)方式有著明顯的優(yōu)勢，尤其是其設(shè)計電路實現(xiàn)周期，其抗干擾及調(diào)試過程都很簡單。</p><p><b>　　目錄</b></p><p>　　1 設(shè)計背景及意義 ……………………………………………………………………5</p><p>　　1.1 設(shè)計背 …………………

12、……………………………………………………………5</p><p>　　1.2 設(shè)計意義 ……………………………………………………………………………6</p><p>　　2 總體方案設(shè)計 ………………………………………………………………………7</p><p>　　2.1 方案分析和選擇 …………………………………………………………………… 7</p>

13、<p>　　2.2 實現(xiàn)方案 ……………………………………………………………………………8</p><p>　　3 單元模塊設(shè)計………………………………………………………………………11</p><p>　　3.1 晶體振蕩器………………………………………………………………………… 11</p><p>　　3.2供電電路……………………………………

14、………………………………………12</p><p>　　3.3 LED燈輸出電路 ……………………………………………………………………13</p><p>　　3.4數(shù)碼管輸出電路 ……………………………………………………………………13</p><p>　　4 特殊器件的介紹……………………………………………………………………15</p><

15、p>　　4.1 CPLD器件介紹 …………………………………………………………………… 15</p><p>　　4.2 FPGA器件介紹………………………………………………………………… 15</p><p>　　4.3 EPF10K系列器件介紹…………………………………………………………… 16</p><p>　　5 最小系統(tǒng)原理…………………………

16、…………………………………………… 17</p><p>　　6 軟件仿真與調(diào)試…………………………………………………………………… 18</p><p>　　6.1源代碼及說明…………………………………………………………………………18</p><p>　　6.2 仿真結(jié)果………………………………………………………………………………20</p>&l

17、t;p>　　6.3 調(diào)試……………………………………………………………………………………22</p><p>　　7 總結(jié) …………………………………………………………………………………23</p><p>　　7.1設(shè)計收獲 ……………………………………………………………………………23</p><p>　　7.2 設(shè)計改進(jìn)…………………………………

18、……………………………………………23</p><p>　　8 致謝……………………………………………………………………………………24</p><p>　　參考文獻(xiàn) ………………………………………………………………………………25</p><p>　　附錄一：電路原理圖……………………………………………………………………26</p><p&

19、gt;<b>　　1 設(shè)計背景及意義</b></p><p><b>　　1.1 設(shè)計背景</b></p><p>　　目前以硬件描述語言（Verilog 或 VHDL）所完成的電路設(shè)計可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測試，是現(xiàn)代 IC 設(shè)計驗證的技術(shù)主流。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如AND、OR

20、、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。</p><p>　　FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。廠商也可能會提供便宜的但是編輯能力差

21、的FPGA。因為這些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于ASIC的芯片上。CPLD和FPGA包括了一些相對大數(shù)量的可編程邏輯單元，CPLD邏輯門的密度在幾千到幾萬個邏輯單元之間，而FPGA通常是在幾萬到幾百萬。</p><p>　　FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Confi

22、gurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。 現(xiàn)場可編程門陣列（FPGA）是可編程器件。與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)，F(xiàn)PGA利用小型查找表（16×1RAM）來實現(xiàn)組合邏輯，每個查找表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動I/O，由此構(gòu)成了即可實現(xiàn)

23、組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及個模塊之間或模塊與I/O間的連接方式,并最終決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式,并最終決定了FPGA所能實現(xiàn)的功能, FPGA允許無限次的編程。</p><p><b&

24、gt;　　1.2 設(shè)計意義</b></p><p>　　隨著人口快速的增多，交通工具的爆炸性的發(fā)展，以及道路資源的有限性，交通控制就應(yīng)運(yùn)而生，在人類的生活、工作環(huán)境中，交通扮演著極其重要的角色，人們的出行都無時不刻與交通打著交道。自18世紀(jì)工業(yè)革命以來，工業(yè)發(fā)展帶動整個交通運(yùn)輸?shù)陌l(fā)展，從而催生了單獨(dú)的交通控制學(xué)問與管理機(jī)構(gòu)。</p><p>　　交通控制系統(tǒng)是近現(xiàn)代社會隨著物流

25、、出行等交通發(fā)展產(chǎn)生的一套獨(dú)特的公共管理系統(tǒng)。要保證高效安全的交通秩序，除了制定一系列的交通規(guī)則，還必須通過一定的技術(shù)手段加以實現(xiàn)?，F(xiàn)代電子科學(xué)技術(shù)的發(fā)展和成熟能比較好的解決系統(tǒng)建立中硬軟件方面要求的技術(shù)難題。目前，交通控制方面的研究能完全實現(xiàn)自動智能化，甚至將整個區(qū)域整合成一個統(tǒng)一的系統(tǒng)范圍，還能根據(jù)正常時段以及特定突發(fā)時段的情況進(jìn)行科學(xué)的自動調(diào)整。</p><p>　　交通控制研究的發(fā)展，旨在解決人類交通因需

26、求的增多而日益繁重帶來的問題，局限于道路建設(shè)的暫時不足和交通工具的快速增長，就要使更多的車輛安全高效的利用有限的道路資源，避免因無序和搶行等無控制原因造成的不必要阻塞甚至癱瘓，另外，針對整個交通線路車輛的多少實時調(diào)整和轉(zhuǎn)移多條線路的分流也十分必要。</p><p>　　交通網(wǎng)絡(luò)是城市的動脈，象征著一個城市的工業(yè)文明水平?，F(xiàn)在各大中城市交通建設(shè)已初具規(guī)模，而部分小城市建設(shè)日益加快，交通控制的提高勢在必行，研發(fā)交通控

27、制技術(shù)是十分有潛力的。具有優(yōu)良科學(xué)的交通控制技術(shù)對資源物流和人們出行都是十分有價值的，保證交通線路的暢通安全，才能保證出行舒暢，物流準(zhǔn)時到位，甚至是生命通道的延伸。</p><p>　　本設(shè)計嘗試?yán)肊DA技術(shù)模擬單個路口的交通控制。</p><p><b>　　2 總體方案設(shè)計</b></p><p>　　2.1 方案分析和選擇</p&

28、gt;<p>　　通過分析可以知道，所要設(shè)計的交通燈信號控制電路要能夠適用于十字交叉路口。其示意圖如下圖所示，A方向和B方向各設(shè)紅（R）、黃（Y）、綠（G）和左拐（L）四盞燈，四種燈按合理的順序亮滅，在跳變過程中由黃燈過渡，使得行駛的車輛有足夠的時間停下來。還要求在A和B方向各設(shè)立一組計時顯示器將各燈亮的時間以倒計時的形式顯示出來。</p><p>　　要實現(xiàn)路口交通燈系統(tǒng)的控制方法很多，可以用標(biāo)準(zhǔn)

29、邏輯器件、單片機(jī)和可編程序控制器等方法。若用單片機(jī)來實現(xiàn)的話，其模型可以由電源電路、單片機(jī)主控電路、無線收發(fā)控制電路四部分組成。在電源電路中，需要用到+5v的直流穩(wěn)壓電源，無線收發(fā)控制電路和顯示電路可有編碼芯片和數(shù)據(jù)發(fā)射模塊兩部分組成，主控電路元件為AT89C51.硬件設(shè)計完成后還要利用計算機(jī)軟件進(jìn)行軟件部分設(shè)計才能夠?qū)崿F(xiàn)相應(yīng)的功能，雖然由此設(shè)計的控制器比較穩(wěn)定，但這些控制方法的功能修改及調(diào)試都需要硬件電路的支持。因此，在一點(diǎn)程度上增加

30、了功能修改和系統(tǒng)設(shè)計與調(diào)試的困難 。</p><p>　　然而，若使用基于FPGA的設(shè)計方法則具有周期短，設(shè)計靈活，易于修改等明顯的優(yōu)點(diǎn)，隨著FPGA器件、設(shè)計語言和電子設(shè)計自動化工具的發(fā)展和改進(jìn)，越來越多的電子系統(tǒng)采用FPGA來設(shè)計。未來，使用FPGA器件設(shè)計的產(chǎn)品將應(yīng)用于各個領(lǐng)域。因此，此次的交通信號燈控制設(shè)計選擇采用基于FPGA的設(shè)計方案來實現(xiàn)所需求的功能和要求。 &l

31、t;/p><p><b>　　2.2 實現(xiàn)方案</b></p><p>　　2.2.1 交通燈系統(tǒng)控制框圖如圖2所示：</p><p><b>　　T1 </b></p><p><b>　　CLK 1HZ</b></p><p><b>　　C

32、LK 1HZ</b></p><p>　　圖2.2.1 系統(tǒng)框圖</p><p>　　2.2.2計數(shù)值與交通燈亮滅關(guān)系圖:</p><p>　　設(shè)A方向的車流量較B方向大，因此設(shè)A方向紅、黃、綠、左拐燈亮?xí)r長分別為55、5、40、15秒，B方向紅、黃、綠、左拐燈亮?xí)r長分別為65、5、30、15秒，與此同時由數(shù)碼管指示當(dāng)前狀態(tài)（紅、黃、綠、左拐）的剩余時間

33、。</p><p>　　A G40s Y5s L15s Y5s R55s</p><p>　　B R65s G30s Y5s L15s Y5s</p><p>　　圖2.2.2 交通燈亮滅關(guān)系圖</p><p&

34、gt;　　2.2.3環(huán)形計數(shù)狀態(tài)圖</p><p>　　環(huán)形計數(shù)器是由移位寄存器加上一定的反饋電路構(gòu)成的，用移位寄存器構(gòu)成環(huán)形計數(shù)器是由一個移位寄存器和一個組合反饋邏輯電路閉環(huán)構(gòu)成，反饋電路的輸出接向移位寄存器的串行輸入端，反饋電路的輸入端根據(jù)移位寄存器計數(shù)器類型的不同，可接向移位寄存器的串行輸出端或某些觸發(fā)器的輸出端。環(huán)形計數(shù)器，是把移位寄存器最低一位的串行輸出端Q1反饋到最高位的串行輸入端（即D觸發(fā)器的數(shù)據(jù)端

35、）而構(gòu)成的。</p><p>　　reset </p><p>　　圖2.2.3 環(huán)形計數(shù)狀態(tài)圖 </p><p>　　S =8’(A)GYLR(B)GYLR</p><p>　　S0=1000 0001 ; S1=0100 0001</p><p>　　S2=0010 0001 ; S3=0

36、001 1000</p><p>　　S4=0001 0100 ; S5=0001 0010</p><p>　　在此設(shè)計中我們用到得為三位環(huán)形計數(shù)器，在移位脈沖（時鐘）的作用下，反復(fù)在三位移位寄存器中不斷循環(huán)。該環(huán)形計數(shù)的計數(shù)長度為N=n。和二進(jìn)制計數(shù)器相比，它有2n-n個狀態(tài)沒有利用，它利用的有效狀態(tài)是少的。</p><p>　　要想使環(huán)形計器在選定的時序中工作

37、，就必須防止異常時序和死態(tài)的出現(xiàn)，因此我們必須對其余無效的狀態(tài)全部回到有效狀態(tài)中去。</p><p>　　2.2.4 交通燈控制狀態(tài)轉(zhuǎn)換</p><p>　　通過至頂向下（TOP--DOWN）的設(shè)計方法，我們對電路的設(shè)計要求作了分析，從電路要實現(xiàn)的功能著手，逐層分析電路設(shè)計的步驟，再具體到各個模塊的設(shè)計實現(xiàn)以及各模塊實現(xiàn)方案的選擇。從本設(shè)計的電路要求，我們分析了需要實現(xiàn)一個輸入狀態(tài)的編碼，

38、以及對循環(huán)點(diǎn)亮燈的方式的選擇，綜合這兩種狀態(tài)控制輸出信號的狀態(tài)變化。</p><p>　　表 2.2.4 </p><p><b>　　3 單元模塊設(shè)計</b></p><p>　　本設(shè)計由現(xiàn)場可編程門矩陣（FPGA）作為控制芯片，通過VreilogHDL硬件描述語言設(shè)計，運(yùn)用自頂而下的設(shè)計思想，按功能逐層分割實現(xiàn)層次化的設(shè)計?？傮w設(shè)計方

39、案為由R、G、Y、L作為模擬汽車的行駛狀態(tài)輸入，通過優(yōu)先級編碼器編碼為具有優(yōu)先級的A1、A0狀態(tài)量；而尾燈的循環(huán)點(diǎn)亮狀態(tài)由環(huán)形計數(shù)器來實現(xiàn)，與時鐘頻率同步閃爍狀態(tài)按時鐘狀態(tài)取反來實現(xiàn)。下面介紹主要模塊的功能及作用。</p><p><b>　　3.1 晶體振蕩器</b></p><p><b>　　圖3-1晶振電路</b></p>

40、<p>　　采用有源晶振作為時鐘信號源，它是一個完整的振蕩器，其內(nèi)部除了石英晶體外還有阻容軟件和晶體管，有源晶振信號質(zhì)量好，比較穩(wěn)定，而且連接方式比較簡單。主要是作為電源濾波，通常使用的為一個電容和電感組成的PI型濾波網(wǎng)絡(luò)，輸出端使用一個小阻值電阻過濾信號。串電阻可減小反射波，避免反射波疊加引起過沖，減少諧波以及阻抗匹配，減小回波干擾及導(dǎo)致的信號過沖。</p><p>　　由于本設(shè)計選用32768HZ的

41、晶振，因其內(nèi)部有15級2分頻電路，所以輸出端正好可以得到1HZ的標(biāo)準(zhǔn)脈沖。20MHz以上的大多是諧波的，其穩(wěn)定度差。因此我們使選用基頻的器件，畢竟倍頻用的PLL電路需要的周邊配置主要是電容、電阻、電感，其穩(wěn)定度和價格方面遠(yuǎn)遠(yuǎn)好于晶體晶振器件。</p><p><b>　　3.2供電電路</b></p><p><b>　　圖3-2供電電路</b>

42、</p><p>　　本設(shè)計中使用到的+5V電源，可用于為上拉電阻提供電壓；+3.3V電源，用于為FPGA芯片提供工作電壓；在FPGA芯片管腳上，而VCCIO是芯片輸入輸出引腳工作電源，根據(jù)輸入輸出的設(shè)備不同，可以接2.5 V、3.3 V或5.0 V。三端穩(wěn)壓器輸入端接電容Ci可以進(jìn)一步濾除紋波，輸出端接電容C0可以改善負(fù)載的瞬態(tài)影響，使電路穩(wěn)定工作。</p><p>　　3.3 LED燈

43、輸出電路</p><p>　　圖 3-3 LED 燈輸出電路</p><p>　　本電路設(shè)計由若干個LED燈來模擬十字路口紅、黃、綠、左拐燈的亮滅狀態(tài)，圖中以Vcc3.3V作為控制電壓當(dāng)PS口為低電平時其所在的LED燈按時鐘頻率同步點(diǎn)亮，同時指示汽車的安全行駛。在LED電路上串聯(lián)一個電阻，可以分壓限流對LED燈起保護(hù)作用。考慮到不同顏色燈的正向壓降不同，如圖中用3.3V點(diǎn)亮RLED時，電阻

44、RLED=（3.3-ULED）/ILED，ULED為正向壓降，ILED為通過電流，一般不允許大于20mA，可見各LED所需的串聯(lián)電阻大小也應(yīng)有所區(qū)別。</p><p>　　3.4數(shù)碼管輸出電路</p><p>　　發(fā)光二極管（LED是一種由磷化鎵（GaP）等半導(dǎo)體材料制成的，能直接將電能轉(zhuǎn)變成光能的發(fā)光顯示器件。當(dāng)其內(nèi)部有一一電流通過時，它就會發(fā)光。7段數(shù)碼管一般由8個發(fā)光二極管組成，其中

45、由7個細(xì)長的發(fā)光二極管組成數(shù)字顯示，另外一個圓形的發(fā)光二極管顯示小數(shù)點(diǎn)。當(dāng)發(fā)光二極管導(dǎo)通時，相應(yīng)的一個點(diǎn)或一個筆畫發(fā)光?？刂葡鄳?yīng)的二極管導(dǎo)通，就能顯示出各種字符，盡管顯示的字符形狀有些失真，能顯示的數(shù)符數(shù)量也有限，但其控制簡單，使有也方便。</p><p>　　此次設(shè)計采用動態(tài)顯示方法一位一位地輪流點(diǎn)亮各位顯示器（掃描），對于顯示器的每一位而言，每隔一段時間點(diǎn)亮一次。雖然在同一時刻只有一位顯示器在工作（點(diǎn)亮），但

46、利用人眼的視覺暫留效應(yīng)和發(fā)光二極管熄 滅時的余輝效應(yīng)，看到的卻是多個字符“同時”顯示。顯示器亮度既與點(diǎn)亮?xí)r的導(dǎo)通電流有關(guān)，也與點(diǎn)亮?xí)r間和間隔時間的比例有關(guān)。調(diào)整電流和時間參烽，可實現(xiàn)亮度較高較穩(wěn)定的顯示。動態(tài)顯示器的優(yōu)點(diǎn)是節(jié)省硬件資源，成本較低，但在控制系統(tǒng)運(yùn)行過程中，要保證顯示器正常顯示，CPU必須每隔一段時間執(zhí)行一次顯示子程序，這占用了CPU的大量時間，降低了CPU工作效率，同時顯示亮度較靜態(tài)顯示器低。</p><

47、;p>　　圖3-4 數(shù)碼管輸出電路</p><p><b>　　4 特殊器件的介紹</b></p><p>　　4.1 CPLD器件介紹</p><p>　　CPLD是Complex Programmable Logic Device的縮寫，它是有最早的PLD器件發(fā)展形成的高密度可編程邏輯器件，它具有編程靈活、集成度高、設(shè)計開發(fā)周期短、適

48、用范圍寬、開發(fā)工具先進(jìn)、設(shè)計制造成本低、對設(shè)計者的硬件經(jīng)驗要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密性強(qiáng)、價格大眾化等特點(diǎn)。CPLD是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。</p><p>　　許多公司都開發(fā)出了CPLD可編程邏輯器件。比較典型的就是

49、Altera、Lattice、Xilinx世界三大權(quán)威公司的產(chǎn)品。如 Altera公司的MAXII器件，就是其極具代表性的一類CPLD器件，是有史以來功耗最低、成本最低的CPLD。MAX II CPLD基于突破性的體系結(jié)構(gòu)，在所有CPLD系列中，其單位I/O引腳的功耗和成本都是最低的。 </p><p>　　Altera公司的MAX7000A系列器件是高密度、高性能的EPLD，它是基于第二代MAX結(jié)構(gòu)，采用CM

50、OS EPROM工藝制造的。該系列的器件具有一定得典型性，其他結(jié)構(gòu)都與此結(jié)構(gòu)非常的類似。它包括邏輯陣列塊、宏單元、擴(kuò)展乘積項、可編程連線陣列和IO控制部分。由于大多數(shù)CPLD是基于乘積項的“與或”結(jié)構(gòu)，故適合設(shè)計組合邏輯電路。</p><p>　　4.2 FPGA器件介紹</p><p>　　FPGA(Field－Programmable Gate Array)可以達(dá)到比PLD更高的集成度

51、，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展起來的，具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。PLD器件和FPGA的主要區(qū)別在于PLD是通過修改具有固定內(nèi)連電路得邏輯功能來進(jìn)行編程，而FPGA是通過修改一根或多根分割宏單元的基本功能塊的內(nèi)連線的布線來進(jìn)行編程。它一般由可嵌入式陣列塊（EAB）、邏輯陣列塊（LAB）、快速互聯(lián)通道(Fast Track)、IO單元（IOE）組成。</p><p>　　Alte

52、ra Cyclone II 采用全銅層、低K值、1.2伏SRAM工藝設(shè)計，裸片尺寸被盡可能最小的優(yōu)化。采用300毫米晶圓，以TSMC成功的90nm工藝技術(shù)為基礎(chǔ)，Cyclone II 器件提供了4,608到68,416個邏輯單元（LE），并具有一整套最佳的功能，包括嵌入式18比特x18比特乘法器、專用外部存儲器接口電路、4kbit嵌入式存儲器塊、鎖相環(huán)（PLL）和高速差分I/O能力。Cyclone II 器件擴(kuò)展了FPGA在成本敏感性

53、、大批量應(yīng)用領(lǐng)域的影響力，延續(xù)了第一代Cyclone器件系列的成功。</p><p>　　4.3 EPF10K系列器件介紹</p><p>　　FLEX10K系列器件是工業(yè)界第一個嵌入式FPGA，具有高密度低成本、低功耗等特點(diǎn)。該系列器件有PLCC、TQFP、PQFP三種封裝形式，EPF10K10是一種常見的器件，其典型門數(shù)為10000門。576個邏輯單元，72個邏輯整列塊，3個嵌入式整列

54、塊，6144個RAM，720個寄存器，最大I/O數(shù)目134，EPF10K10LC84-4中84代表管腳數(shù)。其引腳圖如下：</p><p>　　圖4-3 EP1K30TC</p><p><b>　　5 最小系統(tǒng)原理</b></p><p>　　本設(shè)計的電路實現(xiàn)是基于FPGA最小系統(tǒng)原理圖，再配以所需的外設(shè)。最小系統(tǒng)設(shè)計包含了時鐘產(chǎn)生電路模塊、

55、電源電路模塊，通過連線將各個模塊進(jìn)行連接成最小系統(tǒng)。由于本設(shè)計電路比較簡單，外設(shè)比較少，使用到的數(shù)碼管電路，模擬實現(xiàn)交通信號時間輸出，8個LED燈模擬實現(xiàn)信號狀態(tài)指示燈的亮滅情況。我們隊外設(shè)也作了擴(kuò)展準(zhǔn)備，將FPGA芯片的IO引腳進(jìn)行了插針引出，以方便后續(xù)電路的擴(kuò)展。將外設(shè)與最小系統(tǒng)進(jìn)行合理正確連接，即可實現(xiàn)本設(shè)計的電路原理要求。 </p><p>　　圖5.1.1 系統(tǒng)原理圖</p><p

56、>　　6 軟件仿真與調(diào)試</p><p><b>　　6.1源代碼及說明</b></p><p>　　/* 信號定義與說明：</p><p>　　CLK：同步時鐘；</p><p>　　EN：使能信號，為1的話，則控制器開始工作；</p><p>　　LAMPA：控制A方向四盞燈的亮

57、滅；其中，LAMPA0~LAMPA3，分別控制A方向的</p><p>　　左拐燈、綠燈、黃燈和紅燈；</p><p>　　LAMPB：控制B方向四盞燈的亮滅；其中，LAMPB0 ~ LAMPB3，分別控制B方向的</p><p>　　左拐燈、綠燈、黃燈和紅燈；</p><p>　　ACOUNT：用于A方向燈的時間顯示，8位，可驅(qū)動兩個數(shù)碼

58、管；</p><p>　　BCOUNT：用于B方向燈的時間顯示，8位，可驅(qū)動兩個數(shù)碼管。 */</p><p>　　module traffic(CLK,EN,LAMPA,LAMPB,ACOUNT,BCOUNT);</p><p>　　input CLK,EN; output[3:0] LAMPA,LAMPB; output[7:0] ACOUNT,BCOUNT;&

59、lt;/p><p>　　reg tempa,tempb; reg[2:0] counta,countb; reg[3:0] LAMPA,LAMPB;</p><p>　　reg[7:0] ared,ayellow,agreen,aleft,bred,byellow,bgreen,bleft;</p><p>　　reg[7:0] numa,numb;</p>

60、<p>　　always @(EN)</p><p>　　if(!EN) begin //設(shè)置各種燈的計數(shù)器的預(yù)置數(shù)</p><p>　　ared<=8'd55;ayellow<=8'd5;</p><p>　　agreen<=8'd40;aleft<=8

61、9;d15;</p><p>　　bred<=8'd65;byellow<=8'd5;</p><p>　　bleft<=8'd15;bgreen<=8'd30;</p><p><b>　　end</b></p><p>　　assign ACOUN

62、T=numa;</p><p>　　assign BCOUNT=numb;</p><p>　　always @(posedge CLK) //該進(jìn)程控制A方向的四種燈</p><p>　　begin if(EN)</p><p>　　begin if(!tempa) begin tempa<=1;</p>

63、;<p>　　case(counta) //控制亮燈的順序</p><p>　　0: begin numa<=agreen;LAMPA<=2; counta<=1; end</p><p>　　1: begin numa<=ayellow;LAMPA<=4; counta<=2; end</p><

64、p>　　2: begin numa<=aleft;LAMPA<=1; counta<=3; end</p><p>　　3: begin numa<=ayellow;LAMPA<=4; counta<=4; end</p><p>　　4: begin numa<=ared;LAMPA<=8; counta<=0; en

65、d</p><p>　　default:LAMPA<=8;</p><p><b>　　endcase</b></p><p><b>　　end</b></p><p>　　else begin //倒計時</p><p>　　if(n

66、uma>1)</p><p>　　if(numa[3:0]==0)</p><p>　　begin numa[3:0]<=4'b1001;numa[7:4]<=numa[7:4]-1;end</p><p>　　else numa[3:0]<=numa[3:0]-1;</p><p>　　if(numa==2)

67、 tempa<=0;</p><p><b>　　end</b></p><p><b>　　end</b></p><p>　　else begin LAMPA<=4'b1000;counta<=0;tempa<=0;end</p><p><b>　　e

68、nd</b></p><p>　　always @(posedge CLK) //該進(jìn)程控制B方向的四種燈</p><p>　　begin if (EN) begin</p><p>　　if(!tempb) begin tempb<=1;</p><p>　　case (countb)

69、 //控制亮燈的順序</p><p>　　0: begin numb<=bred;LAMPB<=8; countb<=1; end</p><p>　　1: begin numb<=bgreen;LAMPB<=2; countb<=2; end</p><p>　　2: begin numb<=byellow

70、;LAMPB<=4; countb<=3; end</p><p>　　3: begin numb<=bleft;LAMPB<=1; countb<=4; end</p><p>　　4: begin numb<=byellow;LAMPB<=4; countb<=0; end</p><p>　　default

71、:LAMPB<=8;</p><p><b>　　endcase</b></p><p><b>　　end</b></p><p>　　else begin //倒計時</p><p>　　if(numb>1) if(!numb[3:0])<

72、/p><p>　　begin numb[3:0]<=9;numb[7:4]<=numb[7:4]-1;end</p><p>　　else numb[3:0]<=numb[3:0]-1;</p><p>　　if(numb==2) tempb<=0;</p><p><b>　　end</b><

73、/p><p><b>　　end</b></p><p>　　else begin LAMPB<=4'b1000;tempb<=0;countb<=0;end</p><p><b>　　end</b></p><p><b>　　endmodule</b>

74、;</p><p><b>　　6.2 仿真結(jié)果</b></p><p>　　通過QuartusII軟件，我們進(jìn)行了仿真，其仿真波形如下圖：</p><p>　　圖6.2 波形仿真圖</p><p>　　在QuartusII軟件中利用硬件描述語言描述電路后，用RTL Viewers生成的對應(yīng)的頂層模塊連接圖如下所示：&l

75、t;/p><p><b>　　6.3 調(diào)試</b></p><p>　　在QuartusII軟件中，通過對所設(shè)計的硬件描述語言代碼進(jìn)行波形仿真后，達(dá)到了預(yù)期效果，于是，我們在該軟件上進(jìn)行下載配置設(shè)置。在Assignments菜單下選中Devices，在Family欄選擇ACEX1K，選中EPF10K10LC84-4器件。再在Assignments菜單下選中Pins按照相應(yīng)

76、要求對管腳進(jìn)行鎖定。最后在Tools菜單下，選中Programmer，對配置方式進(jìn)行設(shè)置，這里選擇Passive Seril(PS)被動串行模式。選擇好要下載的硬件設(shè)備后點(diǎn)擊Start即可開始編程下載了。</p><p>　　調(diào)試過程為在線調(diào)試。在通過調(diào)試中，我們發(fā)現(xiàn)了很多問題.在軟件上能實現(xiàn)仿真的程序不一定在硬件電路上就能運(yùn)行，原因有很多，這里是由于電路中的時鐘頻率太快，若不增加一個分頻電路，燈閃爍時間太快，肉

77、眼無法觀察，故設(shè)計了一個20MHZ到2HZ的分頻電路。調(diào)試中的實際問題需要考慮，人同時按多個鍵的同步性，不能達(dá)到時鐘的精度，比如模擬鍵盤的輸入狀態(tài)是高電平有效，由于分頻的運(yùn)算很大，故增加分頻電路后，在QuartusII軟件中則不能進(jìn)行正確的仿真，可以直接將程序下載到電路板上去調(diào)試。</p><p><b>　　7 總結(jié)</b></p><p><b>　　7

78、.1設(shè)計收獲</b></p><p>　　兩周的課程設(shè)計結(jié)束了，通過這次設(shè)計，我的理論知識掌握得更扎實，動手能力明顯提高。同時，通過網(wǎng)上搜索圖書館查閱資料等方式認(rèn)識到了自己知識的局限性。我學(xué)到許多知識，也認(rèn)識到理論聯(lián)系實踐的重要。在設(shè)計當(dāng)中遇到了許多以前沒遇到的困難。學(xué)會了利用許多的方法去解決所遇到的問題。編好程序后，雖然總是出錯，比如說狀態(tài)不能改變，綠燈不能按時閃爍等，但是經(jīng)過多次研究在老師和同學(xué)的

79、幫助下終于找到問題所在并糾正。這次設(shè)計，讓我感受最深是：在仿真的階段遇到很多的問題，我們一定要具備一定的檢查、排除錯誤的能力。我深刻認(rèn)識到了“理論聯(lián)系實際”的這句話的重要性與真實性。而且通過對此課程的設(shè)計，我不但知道了以前不知道的理論知識，而且也鞏固了以前知道的知識。</p><p>　　在本次設(shè)計中，我們完成本系統(tǒng)設(shè)計的要求及功能。在設(shè)計開始前我們對各個模塊進(jìn)行了詳細(xì)的分析和設(shè)計準(zhǔn)備工作，設(shè)計過程中，我們相互協(xié)

80、調(diào)，積極參與完成各個技術(shù)實現(xiàn)的難點(diǎn)。</p><p><b>　　7.2 設(shè)計改進(jìn)</b></p><p>　　由于時間倉促和我們自身知識水平有限，本設(shè)計在功能上也只是完成了一些基本功能，對于電路的可靠性，穩(wěn)定性等參數(shù)也還未做過詳細(xì)的測試。在交通的人性化控制方面也還未做周全的考慮，若在行駛過程中出現(xiàn)交通信號燈損壞或是電源斷電的情況，則應(yīng)有緊急狀態(tài)燈來控制交通的管理，好

81、提醒司機(jī)們或是行人注意保持車距，避免交通事故的發(fā)生。當(dāng)出現(xiàn)交通事故或有緊急狀況時，應(yīng)啟動緊急狀態(tài)，比如增設(shè)一個控制信號使其出發(fā)交通燈東西南北四個方向紅燈同時點(diǎn)亮，從而避免連環(huán)的交通事故發(fā)生。對我而言，知識上的收獲重要，精神上的豐收更加可喜。挫折是一份財富，經(jīng)歷是一份擁有。這次設(shè)計必將成為我人生旅途上一個非常美好的回憶！</p><p><b>　　8 致謝</b></p>&

82、lt;p>　　此次設(shè)計，使我受益匪淺。林老師嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和踏實的工作作風(fēng)使我受益終身，在林老師的辛勤指導(dǎo)下，我們小組同學(xué)積極討論和思考，完成本此課程設(shè)計，在此我還要感謝電氣信息學(xué)院提供這次課程設(shè)計的機(jī)會。謝林老師，在我們的設(shè)計過程中，至始至終的悉心指導(dǎo)，我們的設(shè)計才得以順利完成。兩周的時間過去了，林老師的精心的指導(dǎo)和關(guān)懷讓同學(xué)們依舊銘感于心，我在這里對林老師以及幫助我學(xué)習(xí)的同學(xué)們表示深深的感謝！</p><p

83、><b>　　參考文獻(xiàn)</b></p><p>　　[1] 謝自美. 電子線路設(shè)計（第二版）[M]. 華中科技大學(xué)出版社. 2000</p><p>　　[2] 盧毅編著.VHDL與數(shù)字電路設(shè)計[M].北京.科技大學(xué)出版.2001</p><p>　　[3] 侯佰亨，顧新編著.VHDL硬件描述語言與實際應(yīng)用[M].西安電子科社.2000&

84、lt;/p><p>　　[4] 康華光 陳大欽. 電子技術(shù)基礎(chǔ)模擬部分（第四版）[M]. 高等教育出版社.1987</p><p>　　[5]（美）J.Bhasker . Verilog HDL 硬件描述語言[M] . 機(jī)械工業(yè)出版社.2000</p><p>　　[6] 周明德. 微型計算機(jī)系統(tǒng)原理及應(yīng)用（第四版) [M]. 清華大學(xué)出版社. 2002 </p&