數(shù)字時鐘(數(shù)字邏輯)課程設計報告

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文檔簡介

1、　　數(shù)字時鐘　　班級：　　學號：　　姓名： 　　指導老師： &l

2、t;/p>　　提交日期：2011年1月8日　　系統(tǒng)簡介：　　使用VHDL語言編寫程序完成數(shù)字時鐘的功能設計，利用軟件進行編譯和仿真，最后利用實驗箱實現(xiàn)系統(tǒng)。　　功能簡介：

3、;　　完成時鐘的計時、調整，整點報時等基礎功能，完成鬧鐘的設置、開啟和關閉功能，整點報時的開啟和關閉功能，完成日期設定和顯示功能。　　總體結構邏輯框圖：　　狀態(tài)圖：　　各模塊電路圖及程序：<

4、b>　　整體電路連接圖：　　總控制模塊：　　時鐘脈沖分頻元件：　　library ieee;　　use ieee.std_logic_1164.all;

5、;　　use ieee.std_logic_unsigned.all;　　entity dc4_1clkdmux is　　port(　　clk:in std_logic;　　clk1,clk4,clk512:ou

6、t std_logic);　　end dc4_1clkdmux;　　architecture clkdmux of dc4_1clkdmux is　　signal c1:std_logic_vector(9 downto 0);　　begin</b

7、>　　process (clk)　　begin　　if clk'event and clk='1'then　　c1<=c1+1;<

8、p>　　end if;　　clk1<=c1(9);clk4<=c1(7);　　clk512<=c1(0);　　end process;　　end clkdmux;<

9、;b>　　模式控制元件：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity dc4_2mode is

10、　　port(　　clk4,bt_m:in std_logic;　　mode:out std_logic_vector(1 downto 0);　　cr1,cr2:out std_logic);　　end dc4_

11、2mode;　　architecture mode of dc4_2mode is　　signal modx:std_logic_vector(1 downto 0);　　signal c1,c2:std_logic;　　begin&

12、lt;/p>　　process (clk4,bt_m)　　begin　　if clk4'event and clk4='1' then　　if bt_m='1' then <p&

13、gt;　　modx<=modx+1;c2<='1';　　else c2<='0';　　end if;　　end if;　　if modx=&quo

14、t;00" then c1<='1';　　else c1<='0';　　end if;　　mode<=modx;　　cr1<=c1;cr2<=c2;</p&

15、gt;　　end process;　　end mode;　　調節(jié)項目控制元件：　　library ieee;　　use ieee.std_logic_1164.all;<

16、;/p>　　use ieee.std_logic_unsigned.all;　　entity dc4_2mode is　　port(　　clk4,bt_m:in std_logic;　　mode:out s

17、td_logic_vector(1 downto 0);　　cr1,cr2:out std_logic);　　end dc4_2mode;　　architecture mode of dc4_2mode is　　signal modx:std_logic_vector(1

18、 downto 0);　　signal c1,c2:std_logic;　　begin　　process (clk4,bt_m)　　begin　　if c

19、lk4'event and clk4='1' then　　if bt_m='1' then 　　modx<=modx+1;c2<='1';　　else c2<='0';<b&g

20、t;　　end if;　　end if;　　if modx="00" then c1<='1';　　else c1<='0';　　e

21、nd if;　　mode<=modx;　　cr1<=c1;cr2<=c2;　　end process;　　end mode;　　數(shù)碼管顯

22、示元件：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity dc4_4sel is&l

23、t;b>　　port(　　clk:in std_logic;　　sel:out std_logic_vector(2 downto 0));　　end dc4_4sel;　　architecture sel of dc4_4sel is</

24、p>　　signal selx:std_logic_vector(2 downto 0);　　begin　　process (clk)　　begin　　if clk&#

25、39;event and clk='1'then　　selx<=selx+1;　　end if;　　end process;　　sel<=selx;

26、;　　end sel;　　模塊波形圖：　　時鐘模塊：　　時鐘秒調節(jié)元件：　　library ieee;<p&

27、gt;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity dc3_1second is　　port(　　clk1,clk4,rest,bt_

28、a:in std_logic;　　mode,set:in std_logic_vector(1 downto 0);　　sco,mcen:out std_logic;　　clks0,clks1:out std_logic_vector(3 downto 0));　　end

29、 dc3_1second;　　architecture second of dc3_1second is　　signal s0,s1:std_logic_vector(3 downto 0);　　signal co,rco,cr:std_logic;

30、begin　　process (clk1,clk4,rest,bt_a,mode,set)　　begin　　if clk4'event and clk4='1'then　　if mode=&

31、quot;01" then　　if rest='1' then　　cr<='1';　　elsif set="00" and bt_a='1'then&

32、lt;b>　　cr<='1';　　else cr<='0';　　end if;　　end if;　　end

33、if;　　if cr='1'then　　s0<="0000";s1<="0000";　　elsif clk1'event and clk1='1' then

34、if s0="1001" and s1="0101" then　　s0<="0000";s1<="0000";co<='1';　　elsif s0="1001" then　　s0&

35、lt;="0000";s1<=s1+1;co<='0';　　else s0<=s0+1;co<='0';　　end if;　　end if;

36、　　if mode="01" and set="01" and bt_a='1' then　　rco<=clk4;mcen<='0';　　else rco<=co;mcen<='1';

37、;　　end if;　　end process;　　clks0<=s0;clks1<=s1;sco<=rco;　　end second;　　時鐘分調節(jié)元件:

38、　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity dc3_1minite is　　port(</b&g

39、t;　　sco,mcen,clk4,rest,bt_a:in std_logic;　　mode,set:in std_logic_vector(1 downto 0);　　mco,hcen:out std_logic;　　clkm0,clkm1:out std_logic

40、_vector(3 downto 0));　　end dc3_1minite;　　architecture minite of dc3_1minite is　　signal m0,m1:std_logic_vector(3 downto 0);　　signal rco,c

41、o,cr:std_logic;　　begin　　process (sco,mcen,clk4,rest,bt_a,mode,set)　　begin　　if mode="01"

42、and rest='1' then　　cr<=rest;　　else cr<='0';　　end if;　　if cr='1' then

43、　　m0<="0000";m1<="0000";　　elsif sco'event and sco='1' then　　if m0="1001" and m1="0101"then

44、;　　m0<="0000";m1<="0000";　　if mcen='1' then co<='1';　　else co<='0';　　end if;</

45、b>　　elsif m0="1001" then　　m0<="0000";m1<=m1+1;co<='0';　　else　　m0<=m0+1;co&

46、lt;='0';　　end if;　　end if;　　if mode="01" and set="10" and bt_a='1' then

47、　　rco<=clk4;hcen<='0';　　else rco<=co;hcen<='1';　　end if;　　end process;　　clkm0<

48、;=m0;clkm1<=m1;mco<=rco;　　end minite;　　時鐘小時調節(jié)元件：　　library ieee;　　use ieee.std_logic_1164.all;<p&

49、gt;　　use ieee.std_logic_unsigned.all;　　entity dc3_1hour is　　port(　　mco,hcen,clk4,rest,bt_a:in std_logic;　　mode,set:in

50、 std_logic_vector(1 downto 0);　　hco,dcen:out std_logic;　　clkh0,clkh1:out std_logic_vector(3 downto 0));　　end dc3_1hour;　　architecture ho

51、ur of dc3_1hour is　　signal h0,h1:std_logic_vector(3 downto 0);　　signal rco,co,cr:std_logic;　　begin　　process (mco,hcen

52、,clk4,rest,bt_a,mode,set)　　begin　　if mode="01" and rest='1' then　　cr<=rest;

53、else cr<='0';　　end if;　　if cr='1' then　　h0<="0000";h1<="0000";　　elsif mc

54、o'event and mco='1' then　　if h0="1001" and h1="0101"then　　h0<="0000";h1<="0000";　　if hcen='1

55、9; then co<='1';　　else co<='0';　　end if;　　elsif h0="1001" then　　h0<="0000&quo

56、t;;h1<=h1+1;co<='0';　　else　　h0<=h0+1;co<='0';　　end if;　　end i

57、f;　　if mode="11" and set="00" and bt_a='1' then　　rco<=clk4;dcen<='0';　　else rco<=co;dcen<='1

58、9;;　　end if;　　end process;　　clkh0<=h0;clkh1<=h1;hco<=rco;　　end hour;

59、　　時鐘模塊波形圖：　　鬧鐘模塊：　　鬧鐘分調節(jié)元件：　　library ieee;　　use ieee.std_logic_1164.all;</p&

60、gt;　　use ieee.std_logic_unsigned.all;　　entity dc3_2alminite is　　port(　　clk4,bt_a:in std_logic;　　mode,set:i

61、n std_logic_vector(1 downto 0);　　alm0,alm1:out std_logic_vector(3 downto 0));　　end dc3_2alminite;　　architecture alarm of dc3_2alminite is

62、;　　signal m0,m1:std_logic_vector(3 downto 0);　　signal co:std_logic;　　begin　　process (clk4,bt_a,mode,set)　　be

63、gin　　if clk4'event and clk4='1'then　　if mode="10"and set="00" and bt_a='1'then　　if m0="1001"and m

64、1="0101"then　　m0<="0000";m1<="0000";　　elsif m0="1001" then　　m0<="0000";m1<=m1+1;<

65、;p>　　else　　m0<=m0+1;　　end if;　　end if;　　end i

66、f;　　end process;　　alm0<=m0;alm1<=m1;　　end alarm;　　鬧鐘小時調節(jié)元件：　　library ieee;</p

67、>　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity dc3_2alhour is　　port(　　clk4,b

68、t_a:in std_logic;　　mode,set:in std_logic_vector(1 downto 0);　　alh0,alh1:out std_logic_vector(3 downto 0));　　end dc3_2alhour;　　architectu

69、re alhour of dc3_2alhour is　　signal h0,h1:std_logic_vector(3 downto 0);　　begin　　process (clk4,bt_a,mode,set)

70、　　begin　　if clk4'event and clk4='1'then　　if mode="10"and set="01" and bt_a='1'then　　if h0="0010"a

71、nd h1="0100"then　　h0<="0000";h1<="0000";　　elsif h0="1001" then　　h0<="0000";h1<=h1+1;

72、　　else　　h0<=h0+1;　　end if;　　end if;　　e

73、nd if;　　end process;　　alh0<=h0;alh1<=h1;　　end alhour;　　鬧鐘與時鐘比較控制模塊：　　library ieee;<p

74、>　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity dc3_2alcontrol is　　port(　　clk,clk1,clk51

75、2:in std_logic;　　alc:in std_logic_vector(1 downto 0);　　clks0,clks1,clkm0,clkm1,clkh0,clkh1,alm0,alm1,alh0,alh1:in std_logic_vector(3 downto 0);　　alarm:out st

76、d_logic);　　end dc3_2alcontrol;　　architecture alcontrol of dc3_2alcontrol is　　signal al,al0,al1:std_logic;　　begin</

77、p>　　process (clk,clk1,clk512,clks0,clks1,clkm0,clkm1,clkh0,clkh1,alm0,alm1,alh0,alh1,alc)　　begin　　if clkm0="1001" and clkm1="0101&

78、quot; and clks1="0101"then　　if clks0="0001"then al<=clk512;　　elsif clks0="0011"then al<=clk512;　　elsif clks0="0101&q

79、uot;then al<=clk512;　　elsif clks0="0111"then al<=clk512;　　elsif clks0="1001"then al<=clk;　　else al<='0';&

80、lt;p>　　end if;　　else al<='0';　　end if;　　if clkm0=alm0 and clkm1=alm1 and clkh0=alh0 and clkh1=alh1 then&l

81、t;/p>　　if clks1="0000" and clk1='1'then　　al0<=clk;　　else al0<='0';　　end if;</b&g

82、t;　　else al0<='0';　　end if;　　if alc="00" then　　al1<=(al or al0);　　elsif

83、alc="01" then　　al1<=al;　　elsif alc="10" then　　al1<=al0;　　elsif alc="

84、;11" then　　al1<='0';　　end if;　　end process;　　alarm<=al1;

85、end alcontrol;　　鬧鐘與時鐘比較控制模塊波形圖：　　日期模塊　　日期日調整元件：　　library ieee;　　use ieee.std_

86、logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity dc3_3day is　　port(　　hco,dcen,clk4,bt_a,sm1,sm2:in std_logic

87、;　　mode,set:in std_logic_vector(1 downto 0);　　dco:out std_logic;　　day0,day1:out std_logic_vector(3 downto 0));　　end dc3_3day;

88、　　architecture day of dc3_3day is　　signal d0,d1:std_logic_vector(3 downto 0);　　signal rco,co:std_logic;　　begin<p&

89、gt;　　process (hco,dcen,clk4,bt_a,mode,set)　　begin　　if hco'event and hco='1' then　　if sm1='1' then

90、　　if d0="1000" and d1="0010"then　　d0<="0000";d1<="0000";　　if dcen='1' then co<='1';　　else co

91、<='0';　　end if;　　elsif d0="1001" then　　d0<="0000";d1<=d1+1;co<='0';&l

92、t;b>　　else　　d0<=d0+1;co<='0';　　end if;　　elsif sm2='1' then　　if d0="0000"

93、 and d1="0011"then　　d0<="0000";d1<="0000";　　if dcen='1' then co<='1';　　else co<='0';</p&

94、gt;　　end if;　　elsif d0="1001" then　　d0<="0000";d1<=d1+1;co<='0';　　else&

95、lt;/p>　　d0<=d0+1;co<='0';　　end if;　　else 　　if d0="0001" and d1="0011"th

96、en　　d0<="0000";d1<="0000";　　if dcen='1' then co<='1';　　else co<='0';　　e

97、nd if;　　elsif d0="1001" then　　d0<="0000";d1<=d1+1;co<='0';　　else　　d0&l

98、t;=d0+1;co<='0';　　end if;　　end if;　　end if;　　if mode="11"

99、and set="01" and bt_a='1' then　　rco<=clk4;　　else rco<=co;　　end if;　　end process;&

100、lt;p>　　day0<=d0;day1<=d1;dco<=rco;　　end day;　　日期月調整元件：　　library ieee;　　use ieee.std_lo

101、gic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity dc3_3month is　　port(　　dco:in std_logic;

102、　sm1,sm2:out std_logic;　　mon0,mon1:out std_logic_vector(3 downto 0));　　end dc3_3month;　　architecture month of dc3_3month is　　signal m0,m

103、1:std_logic_vector(3 downto 0);　　signal month:std_logic_vector(7 downto 0);　　begin　　process (dco)　　begin<

104、/b>　　if dco'event and dco='1' then 　　if m0="0010" and m1="0001" then　　m0<="0000";m1<="0000";<

105、/p>　　elsif m0="1001" then　　m0<="0000";m1<=m1+1;　　else m0<=m0+1;　　end if;&l

106、t;b>　　end if;　　month<=m1&m0;　　if month="00000010" then　　sm1<='1';sm2<='0';　　elsif mo

107、nth="00000100" or month="00000110" or month="00001001" or month="00010001" then　　sm1<='0';sm2<='1';　　else sm1<=&#

108、39;0';sm2<='0';　　end if;　　end process;　　mon0<=m0;mon1<=m1;　　end month;　　四(與

109、附加四信號)選一選擇器：　　library ieee;　　use ieee.std_logic_1164.all;　　entity dc2_2mux18 is　　port(　　m0,m1,h0

110、,h1:in std_logic_vector(3 downto 0);　　sel:in std_logic_vector(2 downto 0);　　y:out std_logic_vector(3 downto 0));　　end dc2_2mux18;　　archi

111、tecture mux18 of dc2_2mux18 is　　begin　　process (m0,m1,h0,h1,sel)　　begin　　case sel is&l

112、t;p>　　when "000"=>y<=m0;　　when "001"=>y<=m1;　　when "010"=>y<="1111";　　when "011"=>y

113、<=h0;　　when "100"=>y<=h1;　　when others=>y<="1111";　　end case;　　end process;</p&

114、gt;　　end mux18;　　日期模塊波形圖：　　顯示驅動模塊　　數(shù)碼管動態(tài)顯示選擇元件：　　library ieee;　　us

115、e ieee.std_logic_1164.all;　　entity dc1_1choice is　　port(　　clk1:in std_logic;　　set:in std_logic_vector(1 downto 0);<

116、;/p>　　sel:in std_logic_vector(2 downto 0);　　g:out std_logic_vector(7 downto 0));　　end dc1_1choice;　　architecture drive of dc1_1choice is</p&

117、gt;　　begin　　process (set,sel)　　begin　　if set="00" and sel="000" and clk1='1'then

118、　　g<="00000000";　　elsif set="00" and sel="001" and clk1='1'then　　g<="00000000";　　e

119、lsif set="01" and sel="011" and clk1='1'then　　g<="00000000";　　elsif set="01" and sel="100" and clk1='1'then&l

120、t;/p>　　g<="00000000";　　elsif set="10" and sel="110" and clk1='1'then　　g<="00000000";　　els

121、if set="10" and sel="111" and clk1='1'then　　g<="00000000";　　else　　case sel is

122、;　　when"000"=>g<="00000001";　　when"001"=>g<="00000010";　　when"010"=>g<="00000100";<p&

123、gt;　　when"011"=>g<="00001000";　　when"100"=>g<="00010000";　　when"101"=>g<="00100000";<

124、p>　　when"110"=>g<="01000000";　　when others=>g<="10000000";　　end case;　　end if;</b

125、>　　end process;　　end drive;　　三選一多路數(shù)據(jù)選擇器：　　library ieee;　　use ieee.std_logic_1164.all;　　enti

126、ty dc1_2mux13 is　　port(　　clock,date,alarm:in std_logic_vector(3 downto 0);　　mode:in std_logic_vector(1 downto 0);　　y:

127、out std_logic_vector(3 downto 0));　　end dc1_2mux13;　　architecture mux13 of dc1_2mux13 is　　begin　　process (clock,date,

128、alarm,mode)　　begin　　case mode is　　when "00"=>y<=clock;　　when "01"=>y<=clock;

129、;　　when "10"=>y<=alarm;　　when "11"=>y<=date;　　when others=>y<=clock;　　end case;

130、　　end process;　　end mux13;　　七段譯碼器：　　library ieee;　　use ieee.std_logic_1164.all;　　enti

131、ty dc1_3display is　　port(　　x:in std_logic_vector(3 downto 0);　　segout:out std_logic_vector(6 downto 0));　　end dc1_3di

132、splay;　　architecture disay of dc1_3display is　　begin　　process (x)　　begin <

133、b>　　case x is　　when "0000"=>segout<="1111110";　　when "0001"=>segout<="0110000";　　when "

134、0010"=>segout<="1101101";　　when "0011"=>segout<="1111001";　　when "0100"=>segout<="0110011";&l

135、t;p>　　when "0101"=>segout<="1011011";　　when "0110"=>segout<="1011111";　　when "0111"=>segout<="1110000&

136、quot;;　　when "1000"=>segout<="1111111";　　when "1001"=>segout<="1111011";　　when "1010"=>segou

137、t<="1001001";　　when "1011"=>segout<="1000001";　　when "1100"=>segout<="0001001";　　when others

138、=>segout<="0000001";　　end case;　　end process;　　end disay;　　心得體會<p&g

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