數(shù)字電子技術課程設計--電子秒表的設計

1、<p>　　數(shù)字電子技術課程設計</p><p>　　課程設計題目：電子秒表的設計</p><p><b>　　目錄</b></p><p><b>　　摘要2</b></p><p><b>　　1引言3</b></p><p><

2、b>　　1.1設計目的3</b></p><p><b>　　1.2技術要求3</b></p><p>　　1.2.1基本要求3</p><p>　　1.2.2提高要求3</p><p><b>　　1.3設計內(nèi)容3</b></p><p><

3、;b>　　1.4工作原理3</b></p><p><b>　　2設計框圖4</b></p><p>　　3各個部分功能簡介5</p><p>　　3.1按鍵去抖電路5</p><p>　　3.2控制器電路5</p><p>　　3.3時鐘產(chǎn)生電路7</p>

4、;<p><b>　　3.4計時電路8</b></p><p>　　3.5顯示譯碼電路8</p><p>　　3.6 50000分頻電路9</p><p><b>　　4硬件仿真11</b></p><p>　　4.1頂層邏輯圖11</p><p>

5、　　4.2LB0介紹12</p><p>　　4.3硬件仿真12</p><p>　　5課程設計的心得體會13</p><p><b>　　參考文獻14</b></p><p><b>　　附 錄15</b></p><p><b>　　摘要</b&

6、gt;</p><p>　　本文以數(shù)字電子技術作為理論基礎、以quartusⅡ軟件為開發(fā)平臺、以相關電路知識作為輔助，實現(xiàn)電子秒表電路的設計和制作。</p><p>　　該電子秒表可以準確顯示時間，范圍為00.00—99.99。并且可以手動調(diào)節(jié)時間，隨時啟動、清零、暫停記錄時間等。操作起來簡易、方便。</p><p>　　首先，本文針對電子秒表進行初步框架設計，并在

7、對多種方案進行了認真比較和驗證的基礎上，又進一步詳細介紹了時間脈沖發(fā)生器、秒計數(shù)器、譯碼及驅(qū)動顯示電路。其次，在總體電路圖組裝完成以后，用quartusⅡ軟件對設計好的電路進行了仿真與調(diào)試，并逐一解決設計過程中出現(xiàn)的一系列問題。 最后，對照著電子秒表設計方案，對制作好的電子秒表功能進行總體驗證。并利用學院的LB0開發(fā)板進行硬件仿真。</p><p>　　關鍵詞：電子秒表 計數(shù)器 分頻 quartu

8、sⅡ</p><p><b>　　、</b></p><p><b>　　1引言</b></p><p><b>　　1.1設計目的 </b></p><p>　　掌握同步計數(shù)器74160，74161的使用方法，并理解其工作原理。</p><p>　　掌

9、握用74160，74161進行計數(shù)器、分頻器的設計方法。</p><p>　　掌握用三態(tài)緩沖器74244和74160，74138，7448進行動態(tài)顯示掃描電路設計的方法。</p><p>　　掌握電子秒表的設計方法。</p><p>　　掌握在EDA系統(tǒng)軟件MAX + plus Ⅱ環(huán)境下用FPGA/CPLD進行數(shù)字系統(tǒng)設計的方法，掌握該環(huán)境下功能仿真、時序仿真、管腳

10、鎖定和芯片下載的方法。</p><p>　　掌握用EDA硬件開發(fā)系統(tǒng)進行硬件驗證的方法。</p><p><b>　　1.2技術要求</b></p><p><b>　　1.2.1基本要求</b></p><p>　　計時精度不小于1/100秒；</p><p>　　輸入時鐘

11、：1 kHz；</p><p>　　計時器最長計時為1小時；</p><p>　　具有復位和啟/停開關；</p><p>　　顯示控制：動態(tài)6位七段LED顯示，位選以3位編碼輸出。要求顯示穩(wěn)定，掃描顯示的頻率大于50Hz；</p><p>　　完成硬件驗證調(diào)試工作。</p><p><b>　　1.2.2提高

12、要求</b></p><p>　　增加整分報時功能，即每分鐘以蜂鳴器報時1次（1秒鐘）。 </p><p><b>　　1.3設計內(nèi)容</b></p><p>　　1) 設計可控的計數(shù)器（定時器）、分頻器、按鍵去抖電路和動態(tài)掃描顯示電路；</p><p>　　2) 設計系統(tǒng)頂層電路；</p>&

13、lt;p>　　3) 進行功能仿真和時序仿真；</p><p>　　4) 對仿真結果進行分析，確認仿真結果到達了設計要求；</p><p>　　5) 在EDA硬件開發(fā)系統(tǒng)上進行硬件驗證與測試，確保設計電路系統(tǒng)能正確的工作。</p><p><b>　　1.4工作原理</b></p><p>　　電子秒表的輸入時鐘為1

14、kHz，將其十分頻后得到100Hz信號，再將100Hz的信號作為標準信號進行計數(shù)，則計數(shù)值的分辨率為1/100秒，正好滿足系統(tǒng)的要求。計數(shù)器分為3級，第1級是一百進制計數(shù)器作1/100秒的計數(shù)，第2級是六十進制計數(shù)器作秒的計數(shù)，第3級是六十進制計數(shù)器作分的計數(shù)。電子秒表的計數(shù)受控制模塊的控制，控制模塊接收“起/?！卑存I的輸入，當計數(shù)停止時，接收到“起/?！卑存I則啟動計數(shù)；當正在計數(shù)時，接收到“起/?！卑存I則停止計數(shù)。所以“起/?！辨I是一

15、個反復鍵。為了保證系統(tǒng)操作的可靠性，設計了一個按鍵去抖動電路。</p><p><b>　　2設計框圖</b></p><p>　　圖1 電子秒表構成框圖</p><p><b>　　3各個部分功能簡介</b></p><p><b>　　3.1按鍵去抖電路</b></

16、p><p>　　按鍵去抖電路keyin模塊如圖2所示。任何按鍵在觸點接觸和斷開的瞬間都會產(chǎn)生機械抖動，如果不進行處理，每一次按鍵有可能產(chǎn)生若干次的響應，一般抖動的時間小于20ms。Keyin模塊能完成對輸入信號的去抖動處理，它利用兩個串接的邊沿D觸發(fā)器來消除高頻抖動，當在CLK端輸入一個頻率為25Hz的方波信號時，其輸出信號就能得到寬度固定為20ms的單脈沖信號。圖3是仿真波形，從圖中可見，存在于輸入信號上的抖動被完

17、全的消除了。圖4是keyin的模塊邏輯連接圖。</p><p>　　圖2 keyin邏輯模塊圖</p><p>　　圖3 keyin的工作時序圖</p><p><b>　　3.2控制器電路</b></p><p>　　控制器ctrl模塊如圖所示。它在“啟/停”信號ST_ST和復位信號CLR的作用下完成對計數(shù)使

18、能信號CNTEN的控制。任何時候只要CLR=1，則CNTEN=0，所以它是異步清零；ST_ST是一個反復鍵，當CLR無效時，每一個ST_ST脈沖都會使CNTEN反向，該信號用于控制計時器的計時，當取值為1時允許計時器計時，當取值為0時不允許計時器計時。</p><p><b>　　圖</b></p><p>　　圖4 keyin邏輯模塊連接圖</p>

19、<p>　　圖5 ctrl邏輯模塊圖</p><p>　　圖6 ctrl邏輯模塊連接圖</p><p>　　圖7 ctrl的工作時序圖</p><p><b>　　3.3時鐘產(chǎn)生電路</b></p><p>　　時鐘產(chǎn)生電路clkgen模塊如圖所示。它完成對輸入時鐘信號分頻，并輸出四十分頻信號DI

20、V_40和十分頻信號DIV_10，即25Hz去抖動時鐘信號和100Hz計時器標準計時信號。</p><p>　　圖8 clkgen邏輯電路圖</p><p>　　圖9 clkgen的工作時序圖</p><p>　　圖10 clkgen模塊的邏輯連接圖</p><p><b>　　3.4計時電路</b&

21、gt;</p><p>　　計時電路cntblk模塊如圖所示。它在控制信號cnten和clr的作用下完成對輸入的clk信號進行計數(shù)。由于clk信號時標準100Hz信號，因此一百進制計數(shù)器的進位輸出就是1秒，對秒進行六十進制計數(shù)就得到1分，對分又進行六十進制計數(shù)，所以最大計數(shù)值59:59.99，因起始值是00:00.00，故其最大的計時長度為1小時。Cntblk模塊將輸出計時結果。仿真中，采用并行的方法，用6片74

22、160計數(shù)器和相應的門電路接成計數(shù)范圍為0—9分59秒99毫秒的計數(shù)器，并用兩個開關分別控制計數(shù)器的EP ET和CLRN，分別實現(xiàn)暫停/繼續(xù)計數(shù)功能和清零復位功能。</p><p>　　圖11 cntblk邏輯電路圖</p><p>　　圖12 cntblk模塊的邏輯連接圖</p><p><b>　　3.5顯示譯碼電路</b>&

23、lt;/p><p>　　資源不足的情況下，需采用動態(tài)掃描的方式實現(xiàn)時間顯示。在動態(tài)方式下，所有的數(shù)碼管對應同一組七段碼，每一個數(shù)碼管由一個選擇端控制點亮或熄滅，如果全部點亮，則都顯示相同的數(shù)字。若要實現(xiàn)6位不同時間的顯示，則需要利用人的視覺缺陷。即，在6個不同的時間段分別將每組時間經(jīng)過七段譯碼后輸出到6個數(shù)碼管，當某一組時間的七段碼到來時，只點亮相應位置的數(shù)碼管，6次一個循環(huán)，形成一個掃描序列。只要掃描頻率超過人眼的

24、視覺暫留頻率（24HZ）。就可以達到點亮單個數(shù)碼管，卻能享有6個同時顯示的視覺效果，人眼辨別不出差別，而且掃描頻率越高，顯示越穩(wěn)定。</p><p>　　顯示譯碼電路disp模塊如圖所示。該模塊有三個功能，首先它完成對輸入的6組向量信號的選擇，其中被選擇的信號由S[2..0]決定，即當S[2..0]=“00”時，選中A，“01”時選中B，“05”時選中F；其次它還對選中的信號進行BCD-七段顯示的譯碼；再次要完成

25、位選信號的產(chǎn)生和輸出。Disp模塊中位選信號的產(chǎn)生只用了一個74161接成6進制計數(shù)器即可，為了實現(xiàn)對輸入的6個信號的選擇再用一個74138將六進制計數(shù)器的計數(shù)值譯碼輸出。數(shù)據(jù)的選擇部分用了3個74244，利用它的三態(tài)功能實現(xiàn)該部分電路。</p><p>　　圖13 disp邏輯電路圖</p><p>　　圖14 disp模塊的邏輯連接圖</p><p>　　3

26、.6 50000分頻電路</p><p>　　由于電子秒表的分辨率是0.01秒，所以需要將50MHZ的信號通過74292分頻成為100HZ的信號，將該信號作為時鐘的輸入信號。</p><p>　　50000分頻電路的VHDL語言：</p><p>　　library ieee;--定義庫文件</p><p>　　use ieee.std_

27、logic_1164.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity div_50000 is --定義實體部分</p><p>　　port( --定義端

28、口</p><p>　　clk:in std_logic;</p><p>　　clk_fp:out std_logic);</p><p>　　end entity;</p><p>　　architecture one of div_50000 is --定義結構體部分</p><p>　　signal n:int

29、eger range 0 to 24999;</p><p>　　signal cp:std_logic;</p><p><b>　　begin</b></p><p>　　process(clk) </p><p><b>　　begin</b></p><p>　　i

30、f clk'event and clk='1' then --該句話指明當clk為上升沿的時候進行觸發(fā)</p><p>　　if n<24999 then</p><p><b>　　n<=n+1;</b></p><p><b>　　else</b></p><p

31、>　　n<=0;cp<=not cp;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　clk_fp<=cp;</p><p>&

32、lt;b>　　end one;</b></p><p>　　圖15 50000分頻模塊的邏輯連接圖</p><p><b>　　4硬件仿真</b></p><p><b>　　4.1頂層邏輯圖</b></p><p><b>　　4.2LB0介紹</b>&l

33、t;/p><p>　　LB0 以ALTERA 公司的CycloneⅢ系列FPGA EP3C10E144C8 為核心器件，板載串行配置芯片EPCS4、 32M 的SDRAM 以及50M晶振，板上接口豐富。</p><p><b>　　4.3硬件仿真</b></p><p><b>　　起始狀態(tài)：</b></p>&

34、lt;p>　　計時至59秒時的狀態(tài)：</p><p>　　計時到1分35秒后暫停了：</p><p><b>　　按鍵清零：</b></p><p>　　當計數(shù)到59分59秒99度后，計數(shù)重新跳轉(zhuǎn)到00分00秒00度的狀態(tài)重新計數(shù)。</p><p>　　5課程設計的心得體會</p><p>

35、　　這次課程設計做的十分不易，投入了很多時間，不過收獲也非常大。我非常感謝這次機會，讓我提前接觸到芯片，這些都可能是我以后學習乃至工作中需要用到的東西，提前接觸他，讓我很有熱情，對自己所學和后面的學習生活中需要掌握的知識有了新的認識。</p><p>　　在此次的電子秒表的設計過程中，我更進一步地熟悉了芯片的結構及掌握了各芯片的工作原理和其具體的使用方法。也鍛煉了自己獨立思考問題的能力和通過查看相關資料來解決問題

36、的習慣。雖然這只是一次簡單的課程設計，但通過這次課程設計我們了解了課程設計的一般步驟，和設計中應注意的問題，同時我們也掌握了做設計的基本流程，為我們以后進行更復雜的設計奠定了堅實的基礎。設計本身并不是有很重要的意義，而是同學們對待問題時的態(tài)度和處理事情的能力。至于設計的成績無須看的太過于重要，而是設計的過程，設計的思想和設計電路中的每一個環(huán)節(jié)，電路中各個部分的功能是如何實現(xiàn)的。各個芯片能夠完成什么樣的功能，使用芯片時應該注意那些要點。&

37、lt;/p><p>　　在這次設計過程中，我也對Quartus等軟件有了更進一步的了解，這使我在以后的工作中更加得心應手。</p><p><b>　　參考文獻</b></p><p>　　[1]何偉 現(xiàn)代數(shù)字系統(tǒng)實驗及設計 重慶大學出版社 2005</p><p>　　[2]楊欣 王玉鳳 電子設計從零開始 清華大學出版社

38、2005</p><p>　　[3]黃仁欣 電子技術實踐與訓練 清華大學出版社 2004 </p><p>　　[4]閻石 數(shù)字電子技術基礎 高等教育出版社 2008</p><p>　　[5]李洪偉 基于Quartus II 的FPGA/CPLD設計 電子工業(yè)出版社 2006. </p><p>