數(shù)字電子技術(shù)課程設(shè)計(jì)--電子秒表的設(shè)計(jì)

1、<p>　　數(shù)字電子技術(shù)課程設(shè)計(jì)</p><p>　　課程設(shè)計(jì)題目：電子秒表的設(shè)計(jì)</p><p><b>　　目錄</b></p><p><b>　　摘要2</b></p><p><b>　　1引言3</b></p><p><

2、b>　　1.1設(shè)計(jì)目的3</b></p><p><b>　　1.2技術(shù)要求3</b></p><p>　　1.2.1基本要求3</p><p>　　1.2.2提高要求3</p><p><b>　　1.3設(shè)計(jì)內(nèi)容3</b></p><p><

3、;b>　　1.4工作原理3</b></p><p><b>　　2設(shè)計(jì)框圖4</b></p><p>　　3各個(gè)部分功能簡介5</p><p>　　3.1按鍵去抖電路5</p><p>　　3.2控制器電路5</p><p>　　3.3時(shí)鐘產(chǎn)生電路7</p>

4、;<p><b>　　3.4計(jì)時(shí)電路8</b></p><p>　　3.5顯示譯碼電路8</p><p>　　3.6 50000分頻電路9</p><p><b>　　4硬件仿真11</b></p><p>　　4.1頂層邏輯圖11</p><p>

5、　　4.2LB0介紹12</p><p>　　4.3硬件仿真12</p><p>　　5課程設(shè)計(jì)的心得體會(huì)13</p><p><b>　　參考文獻(xiàn)14</b></p><p><b>　　附 錄15</b></p><p><b>　　摘要</b&

6、gt;</p><p>　　本文以數(shù)字電子技術(shù)作為理論基礎(chǔ)、以quartusⅡ軟件為開發(fā)平臺(tái)、以相關(guān)電路知識(shí)作為輔助，實(shí)現(xiàn)電子秒表電路的設(shè)計(jì)和制作。</p><p>　　該電子秒表可以準(zhǔn)確顯示時(shí)間，范圍為00.00—99.99。并且可以手動(dòng)調(diào)節(jié)時(shí)間，隨時(shí)啟動(dòng)、清零、暫停記錄時(shí)間等。操作起來簡易、方便。</p><p>　　首先，本文針對電子秒表進(jìn)行初步框架設(shè)計(jì)，并在

7、對多種方案進(jìn)行了認(rèn)真比較和驗(yàn)證的基礎(chǔ)上，又進(jìn)一步詳細(xì)介紹了時(shí)間脈沖發(fā)生器、秒計(jì)數(shù)器、譯碼及驅(qū)動(dòng)顯示電路。其次，在總體電路圖組裝完成以后，用quartusⅡ軟件對設(shè)計(jì)好的電路進(jìn)行了仿真與調(diào)試，并逐一解決設(shè)計(jì)過程中出現(xiàn)的一系列問題。 最后，對照著電子秒表設(shè)計(jì)方案，對制作好的電子秒表功能進(jìn)行總體驗(yàn)證。并利用學(xué)院的LB0開發(fā)板進(jìn)行硬件仿真。</p><p>　　關(guān)鍵詞：電子秒表 計(jì)數(shù)器 分頻 quartu

8、sⅡ</p><p><b>　　、</b></p><p><b>　　1引言</b></p><p><b>　　1.1設(shè)計(jì)目的 </b></p><p>　　掌握同步計(jì)數(shù)器74160，74161的使用方法，并理解其工作原理。</p><p>　　掌

9、握用74160，74161進(jìn)行計(jì)數(shù)器、分頻器的設(shè)計(jì)方法。</p><p>　　掌握用三態(tài)緩沖器74244和74160，74138，7448進(jìn)行動(dòng)態(tài)顯示掃描電路設(shè)計(jì)的方法。</p><p>　　掌握電子秒表的設(shè)計(jì)方法。</p><p>　　掌握在EDA系統(tǒng)軟件MAX + plus Ⅱ環(huán)境下用FPGA/CPLD進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的方法，掌握該環(huán)境下功能仿真、時(shí)序仿真、管腳

10、鎖定和芯片下載的方法。</p><p>　　掌握用EDA硬件開發(fā)系統(tǒng)進(jìn)行硬件驗(yàn)證的方法。</p><p><b>　　1.2技術(shù)要求</b></p><p><b>　　1.2.1基本要求</b></p><p>　　計(jì)時(shí)精度不小于1/100秒；</p><p>　　輸入時(shí)鐘

11、：1 kHz；</p><p>　　計(jì)時(shí)器最長計(jì)時(shí)為1小時(shí)；</p><p>　　具有復(fù)位和啟/停開關(guān)；</p><p>　　顯示控制：動(dòng)態(tài)6位七段LED顯示，位選以3位編碼輸出。要求顯示穩(wěn)定，掃描顯示的頻率大于50Hz；</p><p>　　完成硬件驗(yàn)證調(diào)試工作。</p><p><b>　　1.2.2提高

12、要求</b></p><p>　　增加整分報(bào)時(shí)功能，即每分鐘以蜂鳴器報(bào)時(shí)1次（1秒鐘）。 </p><p><b>　　1.3設(shè)計(jì)內(nèi)容</b></p><p>　　1) 設(shè)計(jì)可控的計(jì)數(shù)器（定時(shí)器）、分頻器、按鍵去抖電路和動(dòng)態(tài)掃描顯示電路；</p><p>　　2) 設(shè)計(jì)系統(tǒng)頂層電路；</p>&

13、lt;p>　　3) 進(jìn)行功能仿真和時(shí)序仿真；</p><p>　　4) 對仿真結(jié)果進(jìn)行分析，確認(rèn)仿真結(jié)果到達(dá)了設(shè)計(jì)要求；</p><p>　　5) 在EDA硬件開發(fā)系統(tǒng)上進(jìn)行硬件驗(yàn)證與測試，確保設(shè)計(jì)電路系統(tǒng)能正確的工作。</p><p><b>　　1.4工作原理</b></p><p>　　電子秒表的輸入時(shí)鐘為1

14、kHz，將其十分頻后得到100Hz信號(hào)，再將100Hz的信號(hào)作為標(biāo)準(zhǔn)信號(hào)進(jìn)行計(jì)數(shù)，則計(jì)數(shù)值的分辨率為1/100秒，正好滿足系統(tǒng)的要求。計(jì)數(shù)器分為3級(jí)，第1級(jí)是一百進(jìn)制計(jì)數(shù)器作1/100秒的計(jì)數(shù)，第2級(jí)是六十進(jìn)制計(jì)數(shù)器作秒的計(jì)數(shù)，第3級(jí)是六十進(jìn)制計(jì)數(shù)器作分的計(jì)數(shù)。電子秒表的計(jì)數(shù)受控制模塊的控制，控制模塊接收“起/停”按鍵的輸入，當(dāng)計(jì)數(shù)停止時(shí)，接收到“起/?！卑存I則啟動(dòng)計(jì)數(shù)；當(dāng)正在計(jì)數(shù)時(shí)，接收到“起/停”按鍵則停止計(jì)數(shù)。所以“起/?！辨I是一

15、個(gè)反復(fù)鍵。為了保證系統(tǒng)操作的可靠性，設(shè)計(jì)了一個(gè)按鍵去抖動(dòng)電路。</p><p><b>　　2設(shè)計(jì)框圖</b></p><p>　　圖1 電子秒表構(gòu)成框圖</p><p><b>　　3各個(gè)部分功能簡介</b></p><p><b>　　3.1按鍵去抖電路</b></

16、p><p>　　按鍵去抖電路keyin模塊如圖2所示。任何按鍵在觸點(diǎn)接觸和斷開的瞬間都會(huì)產(chǎn)生機(jī)械抖動(dòng)，如果不進(jìn)行處理，每一次按鍵有可能產(chǎn)生若干次的響應(yīng)，一般抖動(dòng)的時(shí)間小于20ms。Keyin模塊能完成對輸入信號(hào)的去抖動(dòng)處理，它利用兩個(gè)串接的邊沿D觸發(fā)器來消除高頻抖動(dòng)，當(dāng)在CLK端輸入一個(gè)頻率為25Hz的方波信號(hào)時(shí)，其輸出信號(hào)就能得到寬度固定為20ms的單脈沖信號(hào)。圖3是仿真波形，從圖中可見，存在于輸入信號(hào)上的抖動(dòng)被完

17、全的消除了。圖4是keyin的模塊邏輯連接圖。</p><p>　　圖2 keyin邏輯模塊圖</p><p>　　圖3 keyin的工作時(shí)序圖</p><p><b>　　3.2控制器電路</b></p><p>　　控制器ctrl模塊如圖所示。它在“啟/?！毙盘?hào)ST_ST和復(fù)位信號(hào)CLR的作用下完成對計(jì)數(shù)使

18、能信號(hào)CNTEN的控制。任何時(shí)候只要CLR=1，則CNTEN=0，所以它是異步清零；ST_ST是一個(gè)反復(fù)鍵，當(dāng)CLR無效時(shí)，每一個(gè)ST_ST脈沖都會(huì)使CNTEN反向，該信號(hào)用于控制計(jì)時(shí)器的計(jì)時(shí)，當(dāng)取值為1時(shí)允許計(jì)時(shí)器計(jì)時(shí)，當(dāng)取值為0時(shí)不允許計(jì)時(shí)器計(jì)時(shí)。</p><p><b>　　圖</b></p><p>　　圖4 keyin邏輯模塊連接圖</p>

19、<p>　　圖5 ctrl邏輯模塊圖</p><p>　　圖6 ctrl邏輯模塊連接圖</p><p>　　圖7 ctrl的工作時(shí)序圖</p><p><b>　　3.3時(shí)鐘產(chǎn)生電路</b></p><p>　　時(shí)鐘產(chǎn)生電路clkgen模塊如圖所示。它完成對輸入時(shí)鐘信號(hào)分頻，并輸出四十分頻信號(hào)DI

20、V_40和十分頻信號(hào)DIV_10，即25Hz去抖動(dòng)時(shí)鐘信號(hào)和100Hz計(jì)時(shí)器標(biāo)準(zhǔn)計(jì)時(shí)信號(hào)。</p><p>　　圖8 clkgen邏輯電路圖</p><p>　　圖9 clkgen的工作時(shí)序圖</p><p>　　圖10 clkgen模塊的邏輯連接圖</p><p><b>　　3.4計(jì)時(shí)電路</b&

21、gt;</p><p>　　計(jì)時(shí)電路cntblk模塊如圖所示。它在控制信號(hào)cnten和clr的作用下完成對輸入的clk信號(hào)進(jìn)行計(jì)數(shù)。由于clk信號(hào)時(shí)標(biāo)準(zhǔn)100Hz信號(hào)，因此一百進(jìn)制計(jì)數(shù)器的進(jìn)位輸出就是1秒，對秒進(jìn)行六十進(jìn)制計(jì)數(shù)就得到1分，對分又進(jìn)行六十進(jìn)制計(jì)數(shù)，所以最大計(jì)數(shù)值59:59.99，因起始值是00:00.00，故其最大的計(jì)時(shí)長度為1小時(shí)。Cntblk模塊將輸出計(jì)時(shí)結(jié)果。仿真中，采用并行的方法，用6片74

22、160計(jì)數(shù)器和相應(yīng)的門電路接成計(jì)數(shù)范圍為0—9分59秒99毫秒的計(jì)數(shù)器，并用兩個(gè)開關(guān)分別控制計(jì)數(shù)器的EP ET和CLRN，分別實(shí)現(xiàn)暫停/繼續(xù)計(jì)數(shù)功能和清零復(fù)位功能。</p><p>　　圖11 cntblk邏輯電路圖</p><p>　　圖12 cntblk模塊的邏輯連接圖</p><p><b>　　3.5顯示譯碼電路</b>&

23、lt;/p><p>　　資源不足的情況下，需采用動(dòng)態(tài)掃描的方式實(shí)現(xiàn)時(shí)間顯示。在動(dòng)態(tài)方式下，所有的數(shù)碼管對應(yīng)同一組七段碼，每一個(gè)數(shù)碼管由一個(gè)選擇端控制點(diǎn)亮或熄滅，如果全部點(diǎn)亮，則都顯示相同的數(shù)字。若要實(shí)現(xiàn)6位不同時(shí)間的顯示，則需要利用人的視覺缺陷。即，在6個(gè)不同的時(shí)間段分別將每組時(shí)間經(jīng)過七段譯碼后輸出到6個(gè)數(shù)碼管，當(dāng)某一組時(shí)間的七段碼到來時(shí)，只點(diǎn)亮相應(yīng)位置的數(shù)碼管，6次一個(gè)循環(huán)，形成一個(gè)掃描序列。只要掃描頻率超過人眼的

24、視覺暫留頻率（24HZ）。就可以達(dá)到點(diǎn)亮單個(gè)數(shù)碼管，卻能享有6個(gè)同時(shí)顯示的視覺效果，人眼辨別不出差別，而且掃描頻率越高，顯示越穩(wěn)定。</p><p>　　顯示譯碼電路disp模塊如圖所示。該模塊有三個(gè)功能，首先它完成對輸入的6組向量信號(hào)的選擇，其中被選擇的信號(hào)由S[2..0]決定，即當(dāng)S[2..0]=“00”時(shí)，選中A，“01”時(shí)選中B，“05”時(shí)選中F；其次它還對選中的信號(hào)進(jìn)行BCD-七段顯示的譯碼；再次要完成

25、位選信號(hào)的產(chǎn)生和輸出。Disp模塊中位選信號(hào)的產(chǎn)生只用了一個(gè)74161接成6進(jìn)制計(jì)數(shù)器即可，為了實(shí)現(xiàn)對輸入的6個(gè)信號(hào)的選擇再用一個(gè)74138將六進(jìn)制計(jì)數(shù)器的計(jì)數(shù)值譯碼輸出。數(shù)據(jù)的選擇部分用了3個(gè)74244，利用它的三態(tài)功能實(shí)現(xiàn)該部分電路。</p><p>　　圖13 disp邏輯電路圖</p><p>　　圖14 disp模塊的邏輯連接圖</p><p>　　3

26、.6 50000分頻電路</p><p>　　由于電子秒表的分辨率是0.01秒，所以需要將50MHZ的信號(hào)通過74292分頻成為100HZ的信號(hào)，將該信號(hào)作為時(shí)鐘的輸入信號(hào)。</p><p>　　50000分頻電路的VHDL語言：</p><p>　　library ieee;--定義庫文件</p><p>　　use ieee.std_

27、logic_1164.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity div_50000 is --定義實(shí)體部分</p><p>　　port( --定義端

28、口</p><p>　　clk:in std_logic;</p><p>　　clk_fp:out std_logic);</p><p>　　end entity;</p><p>　　architecture one of div_50000 is --定義結(jié)構(gòu)體部分</p><p>　　signal n:int

29、eger range 0 to 24999;</p><p>　　signal cp:std_logic;</p><p><b>　　begin</b></p><p>　　process(clk) </p><p><b>　　begin</b></p><p>　　i

30、f clk'event and clk='1' then --該句話指明當(dāng)clk為上升沿的時(shí)候進(jìn)行觸發(fā)</p><p>　　if n<24999 then</p><p><b>　　n<=n+1;</b></p><p><b>　　else</b></p><p

31、>　　n<=0;cp<=not cp;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　clk_fp<=cp;</p><p>&

32、lt;b>　　end one;</b></p><p>　　圖15 50000分頻模塊的邏輯連接圖</p><p><b>　　4硬件仿真</b></p><p><b>　　4.1頂層邏輯圖</b></p><p><b>　　4.2LB0介紹</b>&l

33、t;/p><p>　　LB0 以ALTERA 公司的CycloneⅢ系列FPGA EP3C10E144C8 為核心器件，板載串行配置芯片EPCS4、 32M 的SDRAM 以及50M晶振，板上接口豐富。</p><p><b>　　4.3硬件仿真</b></p><p><b>　　起始狀態(tài)：</b></p>&

34、lt;p>　　計(jì)時(shí)至59秒時(shí)的狀態(tài)：</p><p>　　計(jì)時(shí)到1分35秒后暫停了：</p><p><b>　　按鍵清零：</b></p><p>　　當(dāng)計(jì)數(shù)到59分59秒99度后，計(jì)數(shù)重新跳轉(zhuǎn)到00分00秒00度的狀態(tài)重新計(jì)數(shù)。</p><p>　　5課程設(shè)計(jì)的心得體會(huì)</p><p>

35、　　這次課程設(shè)計(jì)做的十分不易，投入了很多時(shí)間，不過收獲也非常大。我非常感謝這次機(jī)會(huì)，讓我提前接觸到芯片，這些都可能是我以后學(xué)習(xí)乃至工作中需要用到的東西，提前接觸他，讓我很有熱情，對自己所學(xué)和后面的學(xué)習(xí)生活中需要掌握的知識(shí)有了新的認(rèn)識(shí)。</p><p>　　在此次的電子秒表的設(shè)計(jì)過程中，我更進(jìn)一步地熟悉了芯片的結(jié)構(gòu)及掌握了各芯片的工作原理和其具體的使用方法。也鍛煉了自己獨(dú)立思考問題的能力和通過查看相關(guān)資料來解決問題

36、的習(xí)慣。雖然這只是一次簡單的課程設(shè)計(jì)，但通過這次課程設(shè)計(jì)我們了解了課程設(shè)計(jì)的一般步驟，和設(shè)計(jì)中應(yīng)注意的問題，同時(shí)我們也掌握了做設(shè)計(jì)的基本流程，為我們以后進(jìn)行更復(fù)雜的設(shè)計(jì)奠定了堅(jiān)實(shí)的基礎(chǔ)。設(shè)計(jì)本身并不是有很重要的意義，而是同學(xué)們對待問題時(shí)的態(tài)度和處理事情的能力。至于設(shè)計(jì)的成績無須看的太過于重要，而是設(shè)計(jì)的過程，設(shè)計(jì)的思想和設(shè)計(jì)電路中的每一個(gè)環(huán)節(jié)，電路中各個(gè)部分的功能是如何實(shí)現(xiàn)的。各個(gè)芯片能夠完成什么樣的功能，使用芯片時(shí)應(yīng)該注意那些要點(diǎn)。&

37、lt;/p><p>　　在這次設(shè)計(jì)過程中，我也對Quartus等軟件有了更進(jìn)一步的了解，這使我在以后的工作中更加得心應(yīng)手。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1]何偉 現(xiàn)代數(shù)字系統(tǒng)實(shí)驗(yàn)及設(shè)計(jì) 重慶大學(xué)出版社 2005</p><p>　　[2]楊欣 王玉鳳 電子設(shè)計(jì)從零開始 清華大學(xué)出版社

38、2005</p><p>　　[3]黃仁欣 電子技術(shù)實(shí)踐與訓(xùn)練 清華大學(xué)出版社 2004 </p><p>　　[4]閻石 數(shù)字電子技術(shù)基礎(chǔ) 高等教育出版社 2008</p><p>　　[5]李洪偉 基于Quartus II 的FPGA/CPLD設(shè)計(jì) 電子工業(yè)出版社 2006. </p><p>