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文檔簡(jiǎn)介
1、<p><b> 1.題目分析</b></p><p><b> 1.1設(shè)計(jì)要求</b></p><p> 假設(shè)汽車尾燈兩側(cè)各有3盞指示燈,設(shè)計(jì)其控制功能如下:</p><p> 1.汽車正常行駛時(shí)指示燈都不亮;</p><p> 2.汽車右轉(zhuǎn)彎時(shí),右側(cè)一盞指示燈亮;</p
2、><p> 3.汽車左轉(zhuǎn)彎時(shí),左側(cè)一盞指示燈亮;</p><p> 4.汽車剎車時(shí),左右兩側(cè)其中一盞指示燈亮;</p><p> 5.汽車夜間行駛時(shí),左右兩側(cè)的一盞指示燈同時(shí)亮,以供照明。</p><p><b> 1.2設(shè)計(jì)思路</b></p><p> 根據(jù)系統(tǒng)設(shè)計(jì)要求,系統(tǒng)采用自頂向下
3、的設(shè)計(jì)方法,頂層設(shè)計(jì)采用原理圖設(shè)計(jì)的方式,如下所示:</p><p><b> 1.3功能要求</b></p><p> 正常行駛時(shí)所有的燈都不亮,當(dāng)汽車右轉(zhuǎn)彎時(shí),右側(cè)燈RD1閃爍;左轉(zhuǎn)彎,左側(cè)燈LD1閃爍;剎車時(shí),左側(cè)燈LD2和右側(cè)燈RD2同時(shí)亮;夜間行駛時(shí),右側(cè)RD3和左側(cè)LD3同時(shí)亮;并不可能出現(xiàn)RD1 和LD1同時(shí)亮的情況。</p><
4、p><b> 2.選擇方案</b></p><p><b> 2.1方案一</b></p><p> 采用傳統(tǒng)的自底向上的設(shè)計(jì)方法。該根據(jù)系統(tǒng)對(duì)硬件的要求,寫出詳細(xì)的技術(shù)規(guī)格書,并畫出系統(tǒng)的控制流程圖。根據(jù)技術(shù)規(guī)格書和控制流程,對(duì)系統(tǒng)的功能進(jìn)行細(xì)化,合理的劃分功能模塊,畫出系統(tǒng)的功能框圖。對(duì)各個(gè)功能模塊進(jìn)行細(xì)化和電路設(shè)計(jì)。各個(gè)功能模塊
5、電路設(shè)計(jì)、調(diào)試完成后,將各個(gè)功能模塊的硬件電路連接起來(lái)在進(jìn)行系統(tǒng)的調(diào)試,最后完成整個(gè)系統(tǒng)的硬件測(cè)試。</p><p><b> 2.2方案二</b></p><p> 應(yīng)用VHDL進(jìn)行自頂向下的設(shè)計(jì),是采用可完全獨(dú)立于目標(biāo)器件芯片物理結(jié)構(gòu)的硬件描述語(yǔ)言。就是使用VHDL模型在所有綜合級(jí)別上對(duì)硬件設(shè)計(jì)進(jìn)行說(shuō)明、建模和仿真測(cè)試。其設(shè)計(jì)流程如下:</p>
6、<p> 由于VHDL設(shè)計(jì)的可移植性、EDA平臺(tái)的通用性以及與具體硬件結(jié)構(gòu)的無(wú)關(guān)性,使得前期的設(shè)計(jì)可以容易的應(yīng)用于新的設(shè)計(jì)項(xiàng)目,而且項(xiàng)目設(shè)計(jì)的周期可以顯著縮短。另外本方案還具有簡(jiǎn)單易行的特性。</p><p> 綜上所述,本實(shí)驗(yàn)選用方案2。</p><p><b> 3.細(xì)化框圖</b></p><p> 該設(shè)計(jì)劃分為六個(gè)功能
7、子模塊,分別如下:</p><p> 3.1汽車尾燈主控制模塊</p><p><b> 3.2時(shí)鐘分頻模塊</b></p><p> 3.3左側(cè)尾燈功能模塊</p><p> 3.4右側(cè)尾燈功能模塊</p><p> 3.5夜間行駛功能控制模塊</p><p>
8、 3.6剎車功能控制模塊</p><p> 4.編寫應(yīng)用程序并仿真</p><p> 4.1汽車尾燈主控制模塊CTRL</p><p><b> 數(shù)據(jù)入口:</b></p><p> RIGHT:右轉(zhuǎn)信號(hào);</p><p> LEFT:左轉(zhuǎn)信號(hào);</p><p>
9、; BRAKE:剎車信號(hào);</p><p> NIGHT:夜間行駛信號(hào);</p><p><b> 數(shù)據(jù)出口:</b></p><p> LP:左側(cè)燈控制信號(hào);</p><p> RP:右側(cè)燈控制信號(hào);</p><p> LR:錯(cuò)誤控制信號(hào);</p><p>
10、 BRAKE_LED:剎車控制信號(hào);</p><p> NIGHT_LED:夜間行駛控制信號(hào);</p><p><b> 程序功能描述:</b></p><p> 該段程序用于對(duì)汽車尾燈進(jìn)行整體控制,當(dāng)輸入為左轉(zhuǎn)信號(hào)時(shí),輸出左側(cè)燈控制信號(hào);當(dāng)輸入為右轉(zhuǎn)信號(hào)時(shí),輸出右側(cè)燈控制信號(hào);當(dāng)同時(shí)輸入LEFT和RIGHT信號(hào)時(shí),輸出錯(cuò)誤控制信號(hào)。當(dāng)輸
11、入為剎車信號(hào)時(shí),輸出剎車控制信號(hào);當(dāng)輸入為夜間行駛信號(hào)時(shí),輸出為夜間行駛控制信號(hào)。</p><p><b> 具體操作:</b></p><p> LIBRARY IEEE;</p><p> USE IEEE.STD_LOGIC_1164.ALL;</p><p> ENTITY CTRL IS</p&g
12、t;<p> PORT(LEFT,RIGHT,BRAKE,NIGHT: IN STD_LOGIC;</p><p> LP,RP,LR,BRAKE_LED,NIGHT_LED: OUT STD_LOGIC);</p><p> END ENTITY CTRL;</p><p> ARCHITECTURE ART OF CTRL IS</p
13、><p><b> BEGIN</b></p><p> NIGHT_LED<=NIGHT;</p><p> BRAKE_LED<=BRAKE;</p><p> PROCESS(LEFT,RIGHT)</p><p> VARIABLE TEMP:STD_LOGIC_VECT
14、OR(1 DOWNTO 0);</p><p><b> BEGIN</b></p><p> TEMP:=LEFT&RIGHT;</p><p> CASE TEMP IS</p><p> WHEN "00"=>LP<='0';RP<='0
15、';LR<='0';</p><p> WHEN "01"=>LP<='0';RP<='1';LR<='0';</p><p> WHEN "10"=>LP<='1';RP<='0';LR<
16、='0';</p><p> WHEN OTHERS=>LP<='0';RP<='0';LR<='1';</p><p><b> END CASE;</b></p><p> END PROCESS;</p><p> EN
17、D ARCHITECTURE ART;</p><p><b> 仿真波形圖如下:</b></p><p> 4.2時(shí)鐘分頻模塊SZ</p><p><b> 數(shù)據(jù)輸入:</b></p><p> CLK:時(shí)鐘輸入信號(hào);</p><p><b> 數(shù)據(jù)輸出
18、:</b></p><p> CP:尾燈閃爍觸發(fā)信號(hào);</p><p><b> 程序功能描述:</b></p><p> 本模塊用于尾燈的閃爍控制,首先定義一個(gè)八位的標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù)類型,用于時(shí)鐘上升沿的累加,將八位的標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù)的第五位作為尾燈閃爍觸發(fā)信號(hào)輸出。</p><p><b&
19、gt; 具體操作:</b></p><p> LIBRARY IEEE;</p><p> USE IEEE.STD_LOGIC_1164.ALL;</p><p> USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p> ENTITY SZ IS</p><p>
20、PORT(CLK: IN STD_LOGIC;</p><p> CP: OUT STD_LOGIC);</p><p> END ENTITY SZ;</p><p> ARCHITECTURE ART OF SZ IS</p><p> SIGNAL COUNT:STD_LOGIC_VECTOR(7 DOWNTO 0);</
21、p><p><b> BEGIN</b></p><p> PROCESS(CLK)</p><p><b> BEGIN</b></p><p> IF CLK'EVENT AND CLK='1' THEN</p><p> COUNT<
22、=COUNT+1;</p><p><b> END IF;</b></p><p> END PROCESS;</p><p> CP<=COUNT(3);</p><p> END ARCHITECTURE ART;</p><p><b> 仿真波形圖:</b
23、></p><p> 4.3右側(cè)尾燈控制模塊RC</p><p><b> 數(shù)據(jù)入口:</b></p><p> CLK:時(shí)鐘控制信號(hào);</p><p> RP:右側(cè)燈控制信號(hào);</p><p> LR:錯(cuò)誤控制信號(hào);</p><p> BRAKE:剎車控
24、制信號(hào);</p><p> NIGHT:夜間行駛控制信號(hào);</p><p><b> 數(shù)據(jù)出口:</b></p><p> LEDR:右側(cè)RD1燈控制信號(hào);</p><p> LEDB:右側(cè)RD2燈控制信號(hào);</p><p> LEDN:右側(cè)RD3燈控制信號(hào);</p>&l
25、t;p><b> 程序功能描述:</b></p><p> 本描述用于控制右側(cè)燈的亮、滅和閃爍情況,當(dāng)時(shí)鐘上升沿信號(hào)和右側(cè)燈控制信號(hào)或剎車控制信號(hào)或夜間行駛信號(hào)同時(shí)出現(xiàn)時(shí),右側(cè)相應(yīng)的燈亮或出現(xiàn)閃爍。當(dāng)錯(cuò)誤控制信號(hào)出現(xiàn)時(shí),RD1燈不亮。</p><p><b> 具體操作:</b></p><p> LIBRA
26、RY IEEE;</p><p> USE IEEE.STD_LOGIC_1164.ALL;</p><p> ENTITY RC IS</p><p> PORT(CLK,RP,LR,BRAKE,NIGHT: IN STD_LOGIC;</p><p> LEDR,LEDB,LEDN: OUT STD_LOGIC);</p&g
27、t;<p> END ENTITY RC;</p><p> ARCHITECTURE ART OF RC IS</p><p><b> BEGIN</b></p><p> LEDB<=BRAKE;</p><p> LEDN<=NIGHT;</p><p>
28、; PROCESS(CLK,RP,LR)</p><p><b> BEGIN</b></p><p> IF CLK'EVENT AND CLK='1' THEN</p><p> IF(LR='0') THEN</p><p> IF(RP='0')
29、THEN</p><p> LEDR<='0';</p><p><b> ELSE</b></p><p> LEDR<='1';</p><p><b> END IF;</b></p><p><b> E
30、LSE</b></p><p> LEDR<='0';</p><p><b> END IF;</b></p><p><b> END IF; </b></p><p> END PROCESS;</p><p> END A
31、RCHITECTURE ART;</p><p><b> 波形仿真圖:</b></p><p> 4.4左側(cè)尾燈控制模塊LC</p><p><b> 數(shù)據(jù)入口:</b></p><p> CLK:時(shí)鐘控制信號(hào);</p><p> LP:左側(cè)燈控制信號(hào);</
32、p><p> LR:錯(cuò)誤控制信號(hào);</p><p> BRAKE:剎車控制信號(hào);</p><p> NIGHT:夜間行駛控制信號(hào);</p><p><b> 數(shù)據(jù)入口:</b></p><p> LEDL:左側(cè)LD1燈控制信號(hào);</p><p> LEDB:左側(cè)LD
33、2燈控制信號(hào);</p><p> LEDN:左側(cè)LD3燈控制信號(hào);</p><p><b> 程序功能描述:</b></p><p> 本程序用于控制左側(cè)燈的亮、滅和閃爍情況,當(dāng)時(shí)鐘上升沿信號(hào)和左側(cè)燈控制信號(hào)或剎車控制信號(hào)或夜間行駛信號(hào)同時(shí)出現(xiàn)時(shí),左側(cè)相應(yīng)的燈亮或出現(xiàn)閃爍。當(dāng)錯(cuò)誤控制信號(hào)出現(xiàn)時(shí),LD1燈不亮。</p><
34、;p><b> 具體操作:</b></p><p> LIBRARY IEEE;</p><p> USE IEEE.STD_LOGIC_1164.ALL;</p><p> ENTITY LC IS</p><p> PORT(CLK,LP,LR,BRAKE,NIGHT: IN STD_LOGIC;&l
35、t;/p><p> LEDL,LEDB,LEDN: OUT STD_LOGIC);</p><p> END ENTITY LC;</p><p> ARCHITECTURE ART OF LC IS</p><p><b> BEGIN</b></p><p> LEDB<=BRAK
36、E;</p><p> LEDN<=NIGHT;</p><p> PROCESS(CLK,LP,LR)</p><p><b> BEGIN</b></p><p> IF CLK'EVENT AND CLK='1' THEN</p><p> IF(LR
37、='0') THEN</p><p> IF(LP='0') THEN</p><p> LEDL<='0';</p><p><b> ELSE</b></p><p> LEDL<='1';</p><p>&
38、lt;b> END IF;</b></p><p><b> ELSE</b></p><p> LEDL<='0';</p><p><b> END IF;</b></p><p><b> END IF; </b><
39、;/p><p> END PROCESS;</p><p> END ARCHITECTURE ART;</p><p><b> 波形仿真圖:</b></p><p><b> 5.全系統(tǒng)聯(lián)調(diào)</b></p><p><b> 5.1頂層原理圖</b&
40、gt;</p><p><b> 5.2仿真結(jié)果</b></p><p><b> 5.3仿真波形分析</b></p><p> 輸入剎車信號(hào)一直為高電平,輸出LD2燈和RD2燈也為長(zhǎng)亮;左轉(zhuǎn)信號(hào)為高電平時(shí),LD1燈閃爍,右轉(zhuǎn)信號(hào)為高電平時(shí),RD1燈閃爍;當(dāng)左轉(zhuǎn)信號(hào)和右轉(zhuǎn)信號(hào)同時(shí)為高電平時(shí),LD1燈和RD1燈都不亮;
41、夜間行駛信號(hào)為高電平時(shí),LD3燈和RD3燈同時(shí)亮。波形仿真結(jié)果滿足預(yù)期的功能。</p><p><b> 6 硬件測(cè)試及說(shuō)明</b></p><p><b> 6.1 引腳鎖定</b></p><p> 選用模式5進(jìn)行硬件測(cè)試,時(shí)鐘CLK接CLOCK2,通過(guò)短路帽選擇8HZ信號(hào);鍵1—鍵4分別控制輸入LEFT、RIG
42、HT、BRAKE、NIGHT;D1—D6分別為輸出LD1、LD2、LD3、RD1、RD2、RD3。</p><p> 6.2 信號(hào)名與引腳對(duì)照表</p><p><b> 6.3 硬件測(cè)試</b></p><p> 1、按亮鍵1,D1燈閃亮,表示車輛左轉(zhuǎn)。</p><p> 2、按亮鍵2,D4燈閃亮,表示車輛右轉(zhuǎn)
43、。</p><p> 3、同時(shí)按亮鍵1和鍵2,所有的燈都不亮,表示出現(xiàn)錯(cuò)誤的輸入信號(hào)。</p><p> 4、在3的基礎(chǔ)上,按滅鍵1,D4燈閃亮,表示車輛右轉(zhuǎn);按滅鍵2,D1燈閃亮,表示車輛左轉(zhuǎn)。</p><p> 5、按亮鍵3,D2和D5燈長(zhǎng)亮,表示車輛剎車。</p><p> 6、按亮鍵4,D3和D6燈長(zhǎng)亮,表示車輛夜間行駛。&l
44、t;/p><p> 7、同時(shí)按亮鍵3和鍵4,D2、D3、D5、D6都長(zhǎng)亮,表示車輛在夜間行駛時(shí)剎車。</p><p> 8、同時(shí)按亮鍵3、鍵4、鍵1,D2、D3、D5、D6長(zhǎng)亮,D1燈閃爍,表示車輛夜間行駛并在左轉(zhuǎn)時(shí)剎車。</p><p> 9、同時(shí)按亮鍵3、鍵4、鍵2,D2、D3、D5、D6長(zhǎng)亮,D4燈閃爍,表示車輛夜間行駛并在右轉(zhuǎn)時(shí)剎車。</p>
45、<p> 10、同時(shí)按亮鍵3、鍵1,D2和D5燈長(zhǎng)亮,D1燈閃爍,表示車輛左轉(zhuǎn)時(shí)剎車。</p><p> 11、同時(shí)按亮鍵3、鍵2,D2和D5燈長(zhǎng)亮,D4燈閃爍,表示車輛左轉(zhuǎn)時(shí)剎車。</p><p> 12、同時(shí)按亮鍵4、鍵1,D3和D6燈長(zhǎng)亮,D1燈閃爍,表示車輛夜間行駛時(shí)左轉(zhuǎn)。</p><p> 13、同時(shí)按亮鍵4、鍵2,D3和D6燈長(zhǎng)亮,D
46、4燈閃爍,表示車輛夜間行駛時(shí)左轉(zhuǎn)。</p><p> 綜上,硬件測(cè)試結(jié)果滿足方案中的功能要求。</p><p><b> 7結(jié)論</b></p><p> 經(jīng)過(guò)波形仿真和硬件測(cè)試知,該設(shè)計(jì)方案完全符合預(yù)期的功能。</p><p><b> 8課程總結(jié)</b></p><p
47、> 經(jīng)過(guò)七周的上機(jī)實(shí)驗(yàn),我熟練掌握了QuartusII軟件的使用方法和設(shè)計(jì)流程,掌握了圖形輸入法和利用VHDL語(yǔ)言進(jìn)行自頂向下設(shè)計(jì)的流程。也能夠?qū)⒕幾g和仿真成功的程序下載到康芯公司的Cyclone芯片EP1C3T144C8中在GW48教學(xué)試驗(yàn)系統(tǒng)中進(jìn)行硬件仿真。</p><p> VHDL語(yǔ)言是目前超大規(guī)模集成電路設(shè)計(jì)中不可缺少的工具之一,其在電子信息、通信、自動(dòng)控制及計(jì)算機(jī)應(yīng)用等領(lǐng)域的重要性日益突出。
48、作為一名自動(dòng)化專業(yè)的本科生,應(yīng)該系統(tǒng)的掌握這門課并且能夠在模仿別人的設(shè)計(jì)思路的基礎(chǔ)上有所創(chuàng)新。</p><p> EDA課程實(shí)踐給了我一個(gè)將理論與實(shí)踐相結(jié)合的機(jī)會(huì)。在前六周的上機(jī)課中,我一直在弄懂實(shí)驗(yàn)指導(dǎo)書上已經(jīng)給出的實(shí)驗(yàn)原理和驗(yàn)證已經(jīng)給出源程序中度過(guò),雖然只是在驗(yàn)證別人的設(shè)計(jì)思路,每一次的硬件仿真成功還是給了我莫大的成功的喜悅。每一次的試驗(yàn)過(guò)程中都會(huì)出現(xiàn)一些錯(cuò)誤,有人為原因也有硬件的原因,但大部分情況下,我都
49、能找出原因并解決它。實(shí)在不能解決的時(shí)候,我會(huì)詢問(wèn)老師,并且能夠在解決問(wèn)題之后進(jìn)行反思,告誡自己在以后的試驗(yàn)中要避免出現(xiàn)類似的問(wèn)題。</p><p> 最后兩周的課程設(shè)計(jì)中,我選擇的課題不是很難,但是我還是在試驗(yàn)前查閱了很多資料,并預(yù)先編寫了源代碼和進(jìn)行編譯、仿真。所以真正考核的時(shí)候,比較順利。</p><p><b> 9參考文獻(xiàn)目錄</b></p>
50、<p> 1、潘松、黃繼業(yè)編著,EDA技術(shù)與VHDL,北京:清華大學(xué)出版社;</p><p> 2、雷伏榮編著,VHDL電路設(shè)計(jì),北京:清華大學(xué)出版社;</p><p> 3、潘松、黃繼業(yè)編著,EDA技術(shù)實(shí)用教程,北京:科學(xué)出版社</p><p> 4、www.dssz.com/</p><p> 5、萬(wàn)方數(shù)據(jù)庫(kù):htt
51、p:scholar.ilib.cn/</p><p> 6、http://hi.csdn.net/。</p><p><b> 10附錄(源程序)</b></p><p> 汽車尾燈主控制模塊CTRL:</p><p> LIBRARY IEEE;</p><p> USE IEEE.S
52、TD_LOGIC_1164.ALL;</p><p> ENTITY CTRL IS</p><p> PORT(LEFT,RIGHT,BRAKE,NIGHT: IN STD_LOGIC; </p><p> LP,RP,LR,BRAKE_LED,NIGHT_LED: OUT STD_LOGIC);</p><p> END ENTI
53、TY CTRL;</p><p> ARCHITECTURE ART OF CTRL IS</p><p><b> BEGIN</b></p><p> NIGHT_LED<=NIGHT;</p><p> BRAKE_LED<=BRAKE;</p><p> PROCES
54、S(LEFT,RIGHT)</p><p> VARIABLE TEMP:STD_LOGIC_VECTOR(1 DOWNTO 0);</p><p><b> BEGIN</b></p><p> TEMP:=LEFT&RIGHT;</p><p> CASE TEMP IS</p><
55、;p> WHEN "00"=>LP<='0';RP<='0';LR<='0';</p><p> WHEN "01"=>LP<='0';RP<='1';LR<='0';</p><p> WHEN
56、 "10"=>LP<='1';RP<='0';LR<='0';</p><p> WHEN OTHERS=>LP<='0';RP<='0';LR<='1'; --輸出錯(cuò)誤控制信號(hào)</p><p><b>
57、 END CASE;</b></p><p> END PROCESS;</p><p> END ARCHITECTURE ART;</p><p><b> 時(shí)鐘分頻模塊SZ:</b></p><p> LIBRARY IEEE;</p><p> USE IEEE.ST
58、D_LOGIC_1164.ALL;</p><p> USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p> ENTITY SZ IS</p><p> PORT(CLK: IN STD_LOGIC; --時(shí)鐘輸入</p><p> CP: OUT STD
59、_LOGIC);</p><p> END ENTITY SZ;</p><p> ARCHITECTURE ART OF SZ IS</p><p> SIGNAL COUNT:STD_LOGIC_VECTOR(7 DOWNTO 0); --定義八位標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù)類型</p><p><b> BEGIN</b
60、></p><p> PROCESS(CLK)</p><p><b> BEGIN</b></p><p> IF CLK'EVENT AND CLK='1' THEN --檢測(cè)時(shí)鐘上升沿</p><p> COUNT<=COUNT+1;<
61、;/p><p><b> END IF;</b></p><p> END PROCESS;</p><p> CP<=COUNT(3); --輸出第五位</p><p> END ARCHITECTURE ART;</p&g
62、t;<p> 右邊尾燈控制模塊RC:</p><p> LIBRARY IEEE;</p><p> USE IEEE.STD_LOGIC_1164.ALL;</p><p> ENTITY RC IS</p><p> PORT(CLK,RP,LR,BRAKE,NIGHT: IN STD_LOGIC;</p&g
63、t;<p> LEDR,LEDB,LEDN: OUT STD_LOGIC);</p><p> END ENTITY RC;</p><p> ARCHITECTURE ART OF RC IS</p><p><b> BEGIN</b></p><p> LEDB<=BRAKE;<
64、/p><p> LEDN<=NIGHT;</p><p> PROCESS(CLK,RP,LR)</p><p><b> BEGIN</b></p><p> IF CLK'EVENT AND CLK='1' THEN --檢測(cè)時(shí)鐘上升沿</p&
65、gt;<p> IF(LR='0') THEN</p><p> IF(RP='0') THEN</p><p> LEDR<='0';</p><p><b> ELSE</b></p><p> LEDR<='1';&
66、lt;/p><p><b> END IF;</b></p><p><b> ELSE</b></p><p> LEDR<='0';</p><p><b> END IF;</b></p><p><b> E
67、ND IF; </b></p><p> END PROCESS;</p><p> END ARCHITECTURE ART;</p><p> 左邊尾燈控制模塊LC:</p><p> LIBRARY IEEE;</p><p> USE IEEE.STD_LOGIC_1164.ALL;&l
68、t;/p><p> ENTITY LC IS</p><p> PORT(CLK,LP,LR,BRAKE,NIGHT: IN STD_LOGIC;</p><p> LEDL,LEDB,LEDN: OUT STD_LOGIC);</p><p> END ENTITY LC;</p><p> ARCHITECT
69、URE ART OF LC IS</p><p><b> BEGIN</b></p><p> LEDB<=BRAKE;</p><p> LEDN<=NIGHT;</p><p> PROCESS(CLK,LP,LR)</p><p><b> BEGIN<
70、;/b></p><p> IF CLK'EVENT AND CLK='1' THEN --檢測(cè)時(shí)鐘上升沿</p><p> IF(LR='0') THEN</p><p> IF(LP='0') THEN</p><p> LEDL<
71、='0';</p><p><b> ELSE</b></p><p> LEDL<='1';</p><p><b> END IF;</b></p><p><b> ELSE</b></p><p>
72、 LEDL<='0';</p><p><b> END IF;</b></p><p><b> END IF; </b></p><p> END PROCESS;</p><p> END ARCHITECTURE ART;</p><p&g
73、t;<b> 元件例化</b></p><p> Library ieee;</p><p> Use ieee.std_logic_1164.all;</p><p> Use ieee.std_logic_unsigned.all;</p><p> Entity tp is</p><
74、p> Port(clk:in std_logic;</p><p> Left:in std_logic;</p><p> Right:in std_logic;</p><p> Brake:in std_logic;</p><p> Night:in std_logic;</p><p> L
75、d1,ld2,ld3:out std_logic;</p><p> Rd1,rd2,rd3:out std_logic);</p><p><b> End;</b></p><p> Architecture bh of tp is</p><p> Component sz is</p>&l
76、t;p> Port(clk:in std_logic;</p><p> Cp:out std_logic);</p><p> End component;</p><p> Component ctrl is</p><p> Port(left,right,brake,night:in std_logic;</p&
77、gt;<p> Lp,rp,lr,brake_led,night_led:out std_logic);</p><p> End component;</p><p> Component lc is</p><p> Port(clk,lp,lr,brake,night:in std_logic;</p><p>
78、 Ledl,ledb,ledn:out std_logic);</p><p> End component;</p><p> Component rc is</p><p> Port(clk,rp,lr,brake,night:in std_logic;</p><p> Ledr,ledb,ledn:out std_logic
79、);</p><p> End component;</p><p> Signal tmp0,tmp1,tmp2,tmp3,tmp4:std_logic;</p><p> Signal err0,err1,err2,err3,err4,err5:std_logic;</p><p> signal bm:std_logic;<
80、;/p><p><b> Begin</b></p><p> U1:sz port map(clk,bm);</p><p> U2:ctrl port map(left,right,brake,night,tmp0,tmp1,tmp2,tmp3,tmp4);</p><p> U3:lc port map(clk
81、,tmp0,tmp2,tmp3,tmp4,err0,err1,err2);</p><p> U4:rc port map(clk,tmp1,tmp2,tmp3,tmp4,err3,err4,err5);</p><p> Ld1<=err0 and bm;</p><p> Ld2<=err1;</p><p> Ld3
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