數字電路電子時鐘課程設計

1、<p>　　數字電路電子時鐘課程設計</p><p>　　整個數字鐘由時間計數電路、晶體振蕩電路、校正電路、整點報時電路組成。 其中以校正電路代替時間計數電路中的時、分、秒之間的進位，當校時電路處于正常輸入信號時，時間計數電路正常計時，但當分校正時，其不會產生向時進位，而分與時的校位是分開的，而校正電路也是一個獨立的電路。電路的信號輸入由晶振電路產生，并輸入各電路</p><

2、;p>　　方案論證：方案一數字電子鐘由信號發(fā)生器、“時、分、秒”計數器、譯碼器及顯示器、校時電路、整點報時電路等組成。秒信號產生器是整個系統(tǒng)的時基信號，它直接決定計時系統(tǒng)的精度，一般用555構成的振蕩器加分頻器來實現。</p><p>　　優(yōu)點：數字鐘是一種用數字電路技術實現時、分、秒計時的裝置，與機械式時鐘相比具有更高的準確性和直觀性，且無機械裝置，具有更長的使用壽命，因此得到了廣泛的使用。</p&

3、gt;<p>　　方案二秒、分計數器為60進制計數器，小時計數器為24進制計數器。實現這兩種模數的計數器采用中規(guī)模集成計數器74LS90構成。</p><p>　　優(yōu)點：簡單易懂，比較好調試。</p><p>　　1 設計原理數字電子鐘由信號發(fā)生器、“時、分、秒”計數器、譯碼器及顯示器、校時電路、整點報時電路等組成。秒信號產生器是整個系統(tǒng)的時基信號，它直接決定計時系統(tǒng)的精度，

4、一般用555構成的振蕩器加分頻器來實現。將標準秒脈沖信號送入“秒計數器”，該計數器采用60進制計數器，每累計60秒發(fā)出一個“分脈沖”信號，該信號將作為“分計數器”的時鐘脈沖。“分計數器”也采用60進制計數器，每累計60分，發(fā)出一個“時脈沖”信號，該信號將被送到“時計數器”?！皶r計數器”采用24進制計數器，可以實現一天24h的累計。譯碼顯示電路將“時、分、秒”計數器的輸出狀態(tài)經七段顯示譯碼器譯碼，通過六位LED顯示器顯示出來。整點報時電路

5、是根據計時系統(tǒng)的輸出狀態(tài)產生一個脈沖信號，然后去觸發(fā)音頻發(fā)生器實現報時。校時電路是來對“時、分、秒”顯示數字進行校對調整。其數字電子鐘系統(tǒng)框圖如下:</p><p>　　圖 1 數 字 電 子 鐘 系 統(tǒng) 框 圖</p><p>　　4 詳細設計及實驗步驟</p><p>　　4.1 秒脈沖信號發(fā)生器</p><p>　　秒脈沖信號發(fā)生器是數

6、字電子鐘的核心部分，它的精度和穩(wěn)定度決定了數字鐘的質量。由振蕩器與分頻器組合產生秒脈沖信號。</p><p>　　振蕩器: 通常用555定時器與RC構成的多諧振蕩器，經過調整輸出1000Hz脈沖。</p><p>　　分頻器: 分頻器功能主要有兩個，一是產生標準秒脈沖信號，一是提供功能擴展電路所需要的信號，選用三片74LS90進行級聯，因為每片為1/10分頻器，三片級聯好獲得1Hz標準秒脈

7、沖。其電路圖如下：</p><p>　　圖2 秒 脈 沖 信 號 發(fā) 生 器</p><p>　　4.2 秒、分、時計時器電路設計</p><p>　　秒、分計數器為60進制計數器，小時計數器為24進制計數器。實現這兩種模數的計數器采用中規(guī)模集成計數器74LS90構成。</p><p>　　60進制計數器：由74LS90構成的60進制計數器

8、，將一片74LS90設計成10進制加法計數器，另一片設置6進制加法計數器。兩片74LS90按反饋清零法串接而成。秒計數器的十位和個位，輸出脈沖除用作自身清零外，同時還作為分計數器的輸入脈沖CP1。下圖電路即可作為秒計數器，也可作為分計數器。</p><p>　　24進制計數器：由74LS90構成的二十進制計數器，將一片74LS90設計成4進制加法計數器，另一片設置2進制加法計數器。即個位計數狀態(tài)為Qd Qc Qb

9、 Qa = 0100十位計數狀態(tài)為Qd Qc Qb Qa = 0010時，要求計數器歸零。通過把個位Qc、十位Qb相與后的信號送到個位、十位計數器的清零端，使計數器清零，從而構成24進制計數器。電路圖如下:</p><p>　　圖3 60 進 制 計 數 器</p><p>　　圖4 24 進 制 計 數 器</p><p>　　4.3 譯碼顯示電路</p

10、><p>　　譯碼電路的功能是將秒、分、時計數器的輸出代碼進行翻譯，變成相應的數字。用與驅動LED七段數碼管的譯碼器常用的有74LS48。74LS48是BCD-7段譯碼器/驅動器，輸出高電平有效，專用于驅動LED七段共陰極顯示數碼管。若將秒、分、時計數器的每位輸出分別送到相應七段譯嗎管的輸入端，便可以進行不同數字的顯示。在譯碼管輸出與數碼管之間串聯電阻R作為限流電阻。</p><p>　　圖5

11、 譯碼顯示電路</p><p><b>　　5 校時電路</b></p><p>　　校時電路是數字鐘不可缺少的部分，每當數字鐘與實際時間不符時，需要根據標準時間進行校時。K1、K2分別是時校正、分校正開關。不校正時，K1、K2開關是閉和的。當校正時位時，需要把K1開關打開，然后用手撥動K3開關，來回撥動一次，就能使時位增加1，根據需要去撥動開關的次數，校正完畢后把

12、K1開關閉上。校正分位時和校正時位的方法一樣。其電路圖如下:</p><p>　　圖6 校 正 電 路</p><p><b>　　7 課程設計原理圖</b></p><p><b>　　圖8</b></p><p><b>　　8 設計結果與分析</b></p>

13、<p>　　整個數字鐘由時間計數電路、晶體振蕩電路、校正電路、整點報時電路組成。 其中以校正電路代替時間計數電路中的時、分、秒之間的進位，當校時電路處于正常輸入信號時，時間計數電路正常計時，但當分校正時，其不會產生向時進位，而分與時的校位是分開的，而校正電路也是一個獨立的電路。電路的信號輸入由晶振電路產生，并輸入各電路。</p><p>　　把顯示器與CD4511相連，第一次接時，數碼管完

14、全沒有顯示數字，檢查后發(fā)現是數碼管未接地而造成的，接地后發(fā)現還是無法正確顯示數字，用萬用表檢測后，發(fā)現是因芯片引腳有些接觸不良而造成的，所以確認芯片是否接觸良好是非常重要的一件事。</p><p>　　六進制、十進制都沒有什么大的問題，只是芯片引腳的老問題，只要重新插過芯片就可以解決了。但在六十進制時，按圖接線后發(fā)現，顯示器上的數字總是100進制的，而不是六十進制，檢測后發(fā)現無論是線路的連通還是芯片的接觸都沒有問

15、題。最后，在重對連線時發(fā)現是線路接錯引腳造成的，改過之后，顯示就正常了。</p><p>　　因上面程因引腳接錯而造成錯誤，所以校正電路是完全按照仿真圖所連的，在測試時，開始進行時校時時，沒有出現問題，但當進行到分校時時，發(fā)現計數電路的秒電路開始亂跳出錯。因此，電路一定是有地方出錯了，在反復對照后，發(fā)現是因為在接入校正電路時忘了把秒十位和分個位之間的連線拿掉而造成的，因此，在接線時一定要注意把不要的多余的線拿掉&

16、lt;/p><p>　　在整個設計的過程中，雖然遇到了一些問題，可是經過我們的努力都一一解決了，總的來說，整個設計還是比較成功的，實現了時鐘模塊、鬧鐘模塊、顯示模塊以及控制模塊的相互聯接。</p><p><b>　　9 心得體會</b></p><p>　　通過這次數字鐘的課程設計與制作，讓我知道設計電路的一些程序，也讓我初步了解了關于數字鐘的一

17、般原理與設計理念，加深了對各種芯片邏輯功能的了解，更重要的是掌握了許多實際操作技能。由于數字鐘包括組合邏輯電路和時序電路，通過它也讓我進一步學習與掌握了各種組合邏輯電路與時序電路的原理與使用方法。這次課程設計時間只有五天，而安排在前期原理圖設計上的時間就用了兩天，占總時間的40%，可見前期準備的重要性，前期的準備充分與否，直接關系到設計的成敗。當我得知這次課程設計的任務是數字鐘之后，馬上就去圖書館查找相關資料，先對數字鐘的設計有個總體的

18、把握，順利畫出了它的總體設計框圖。接下來就是對組成數字鐘的各個功能模塊的設計了，這一步是本次設計的重中之重，它需要考慮很多東西，像選擇什么樣的芯片，多大的電阻、電容等等。經過上網查找和與同學討論確定了各個模塊的電路，一個完整的數字鐘的電路圖已經形成。</p><p>　　設計方案經過老師肯定之后就是數字鐘的制作與調試了，它占了總時間的一半，這是一個難點也是重點。在這個過程中吸取了許多教訓，我在接下了的制作過程中就

19、顯得異常輕松，比較快的完成了這次任務。這就是好事多磨吧！</p><p>　　通過這次課程設計，讓我對各種電路都有了大概的了解，所以說，坐而言不如立而行，對于這些電路還是應該自己動手設計操作才會有深刻理解和達到學習的目的。</p><p><b>　　參考文獻</b></p><p>　　[1].閻石.數字電子技術基礎[M] ；高等教育出版社，

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