基于vhdl語言的數(shù)字鐘

1、數(shù)字時鐘的設(shè)計摘要：在這快速發(fā)展的年代，時間對人們來說是越來越寶貴，在快節(jié)奏的生活時，人們往往忘記了時間，一旦遇到重要的事情而忘記了時間，這將會帶來很大的損失。因此我們需要一個定時系統(tǒng)來提醒這些忙碌的人。數(shù)字化的鐘表給人們帶來了極大的方便。近些年，隨著科技的發(fā)展和社會的進(jìn)步，人們對數(shù)字鐘的要求也越來越高，傳統(tǒng)的時鐘已不能滿足人們的需求。本設(shè)計主要研究基于FPGA的數(shù)字鐘，要求時間以24小時為一個周期顯示時、分、秒。關(guān)鍵字：數(shù)字時鐘，ED

2、A，F(xiàn)PGA，VHDL，Max_Plus_II引言本設(shè)計采用的VHDL是一種全方位的硬件描述語言，具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級三個不同層次的設(shè)計；支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述、覆蓋面廣、抽象能力強(qiáng)，因此在實際應(yīng)用中越來越廣泛。ASIC是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器。而FPGA是特殊的ASIC芯片，與其他的ASIC芯片相比，它具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具

3、先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢測等優(yōu)點(diǎn)。鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地擴(kuò)展了鐘表原先的報時功能。諸如定時自動報警、定時啟閉電路、定時開關(guān)烘箱、通斷動力設(shè)備，甚至各種定時電氣的自動啟用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。因此，研究數(shù)字鐘及擴(kuò)大其應(yīng)用，有著非常現(xiàn)實的意義。1.課題相關(guān)技術(shù)的發(fā)展當(dāng)今電子產(chǎn)品正向功能多元化體積最小化功耗最低化的方向發(fā)展。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計上的顯著區(qū)別師大量使用

4、大規(guī)模可編程邏輯器件，使產(chǎn)品的性能提高，體積縮小，功耗降低.同時廣泛運(yùn)用現(xiàn)代計算機(jī)技術(shù)，提高產(chǎn)品的自動化程度和競爭力，縮短研發(fā)周期。EDA技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求，吸收眾多學(xué)科最新科技成果而形成的一門新技術(shù)。美國ALTERA公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進(jìn)的技術(shù)，加上MaxplusII(或最新的QUARTUS)開發(fā)環(huán)境，更具有高性能，開發(fā)周期短等特點(diǎn)，十分方便進(jìn)行電子產(chǎn)品的開發(fā)和設(shè)計。EDA技術(shù)，技術(shù)以大規(guī)?？删幊踢壿?/p>

5、器件為設(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述主要表達(dá)方式，以計算機(jī)、大規(guī)模可編程邏輯器件的開發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡，邏輯分割，邏輯映射，編程下載等工作。最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。本設(shè)計利用VHDL硬件描述語言結(jié)合可編程邏輯器件進(jìn)行的，并通過數(shù)碼管動態(tài)顯示計時結(jié)果。數(shù)字鐘可以由各種技術(shù)實現(xiàn)，如單片機(jī)等.利用可編程邏輯器件具有

6、其他方式?jīng)]有的特點(diǎn)，它具有易學(xué)，方便，新穎，有趣，直觀，設(shè)計與實驗項目成功率高，理論與實踐結(jié)合緊密，體積小，容量大，IO口豐富，易編程和加密等特點(diǎn)，并且它還具有開放的界面，豐富的設(shè)計庫，模塊化的工具以及LPM定制等優(yōu)良性能，應(yīng)用非常方便。因此，本設(shè)計采用可編程邏輯器件實現(xiàn)。本設(shè)計主要研究基于FPGA的數(shù)字鐘，要求時間以24小時為一個周期顯示年、月、日、時、分、秒。具有校時以及報時功能，可以對年、月、日、時、分及秒進(jìn)行單獨(dú)校對，使其校正到

7、標(biāo)準(zhǔn)時間。圖21頂層電路設(shè)計原理圖4.數(shù)字時鐘的底層模塊設(shè)計4.1秒模塊設(shè)計圖31秒模塊頂層設(shè)計原理圖4.1.1秒模塊VHDL程序libraryieeeuseieee.std_logic_1164.alluseieee.std_logic_unsigned.allentitysecispt(clkresetmin_set:instd_logicclk為1Hz的秒脈沖輸入信號，reset為秒清零（復(fù)位）信號min_set為分鐘調(diào)整enmi