用verilog hdl設(shè)計計數(shù)器_第1頁
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1、用VerilogHDL設(shè)計計數(shù)器設(shè)計計數(shù)器一、一、實驗?zāi)康膶嶒災(zāi)康?.學(xué)習(xí)使用VerilogHDL語言，并學(xué)會使用進行QuartusⅡ軟件編程和仿真；2.掌握數(shù)字電路的設(shè)計方法，熟悉設(shè)計過程及其步驟；3.培養(yǎng)學(xué)生的動手能力，能學(xué)以致用，為今后從事電子線路設(shè)計打下良好基礎(chǔ)；4.鞏固加深對數(shù)電知識的理解，在仿真調(diào)試過程中，能結(jié)合原理來分析實驗現(xiàn)象；二、二、實驗內(nèi)容實驗內(nèi)容1.1.設(shè)計內(nèi)容及要求設(shè)計內(nèi)容及要求1)利用VerilogHDL設(shè)計一

2、個以自己學(xué)號后三位為模的計數(shù)器；2)編寫源程序；3)給出仿真電路圖和仿真波形圖；2.2.需求分析：需求分析：由于本人的學(xué)號后3位為212，所以應(yīng)編一個以212為模的加法計數(shù)器。若采用同步清零的方法，則計數(shù)為0~211，化為二進制數(shù)即為000000000計到011010011。A[8..0]B[8..0]ADDERCINA[8..0]B[8..0]LESS_THAN1DENAQPRECLRDENAQPRECLRDENAQPRECLRDEN

3、AQPRECLRDENAQPRECLRDENAQPRECLRDENAQPRECLRDENAQPRECLRDENAQPRECLRSELDATAADATABOUT0MUX21SELDATAADATABOUT0MUX21SELDATAADATABOUT0MUX21LessThan09h0D3out[0]~reg0out[1]~reg0out[2]~reg0out[3]~reg0out[4]~reg0out[5]~reg0out[7]~reg0

4、out[8]~reg0out~[8..0]9h000resetclkout[8..0]data[8..0]out~[26..18]9h000out~[17..9]loadout[6]~reg0Add09h001圖1仿真電路圖5.5.畫出仿真波形畫出仿真波形先對邏輯波形進行初始化設(shè)置，將清零信號‘restest’置1，置數(shù)信號‘load’置0，得到的仿真波形圖2所示，波形終止處如圖3所示圖4為計數(shù)到211后自動清零。當(dāng)reset=0，計數(shù)

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