加法計數(shù)器eda_第1頁
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1、日期2011年11月24日1實驗名稱實驗名稱設計含異步清零和同步時鐘使能的加法計數(shù)器設計含異步清零和同步時鐘使能的加法計數(shù)器?實驗目的實驗目的學習計數(shù)器的設計、仿真和硬件測試，進一步熟悉VHDL設計技術。?實驗步驟實驗步驟【1】實驗程序：LIBRARYIEEEUSEIEEE.STD_LOGIC_1164.ALLUSEIEEE.STD_LOGIC_UNSIGNED.ALLENTITYCNT12ISPT(CLKRSTEN:INSTD_LOG

2、ICCQ:OUTSTD_LOGIC_VECT(3DOWNTO0)COUT:OUTSTD_LOGIC)ENDCNT12ARCHITECTUREbehavOFCNT12ISBEGINPROCESS(CLKRSTEN)VARIABLECQI:STD_LOGIC_VECT(3DOWNTO0)BEGINIFRST=1THENCQI:=(OTHERS=0)ELSIFCLKEVENTCLK=1THENIFEN=1THENIFCQI0)ENDIFEND

3、IFENDIFIFCQI=11THENCOUT=1ELSECOUT=0ENDIFCQ=CQIENDPROCESSENDbehav【2】實驗結構圖日期2011年11月24日3?下載后選到電路模式5，按下鍵1，可以看到電路自動計數(shù)。【5】使用SignalTapII對此計數(shù)器進行實時測試?按實驗流程調試得采樣波形：?在CQI上單擊右鍵，在下拉菜單中選擇總線顯示模式BusDisplayFmat為UnsignedLinet獲得模擬信號波形為：【6

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