cmos八輸入與非門

1、1靜態(tài)cmos8輸入與非門的性能優(yōu)化實驗目的：1、通過對8輸入與非門的性能優(yōu)化掌握大扇入組合邏輯電路的設計優(yōu)化方法；2、掌握HSPICE等EDA軟件的基本操作；實驗原理：1、大扇入時的設計技術(shù)：①調(diào)整晶體管尺寸；②逐級加大晶體管尺寸；③重新安排輸入；④重組邏輯結(jié)構(gòu)；2、8輸入與非門的電路圖：圖1八輸入與非門電路圖實驗內(nèi)容:實驗采用的軟件為HSPICEC2009.09，工藝庫文件為MM180_LVT18_V113.LIB（0.18um）。

2、首先我們以WpWn=21的參考反相器為基準確定八輸入與非門的WpWn=28。這里我們?nèi)pL=2L=0.18umWnL=8。由書上的結(jié)論可以得到:“互補CMOS門的傳播延時與輸入模式是相關(guān)的。”如果考慮8輸入與非門的輸出由低至高的翻轉(zhuǎn)，則有281種情形。顯然要對它們都進行模擬是十分繁瑣的。因此我們僅僅考慮引起最壞情況的輸入組合（A=B=C=D=E=F=G=1，H=1→0至于選該情形的理由將在3中進行解釋以下所討論的tpLH如果不特別說明

3、均指的是在該情形下）。而對于輸出由高到低翻轉(zhuǎn)的情形輸入模式類似的也有281種情形，但是如果考慮內(nèi)部節(jié)點（圖1中的節(jié)點1~7）電容的初始狀態(tài)時，估計延時就變得相當復雜。這時最壞情形發(fā)生在內(nèi)部節(jié)點都被充電至VDDVTH時，然后通過下拉網(wǎng)絡對負載電容及各節(jié)點電容進行放電。下面我們對書上提到的四種設計技術(shù)進行逐一的驗證：1、調(diào)整晶體管尺寸:根據(jù)書上結(jié)論:”如果負載電容主要是門自身的本征電容，則加寬器件只會增加‘自載’效應，對傳播延時將不產(chǎn)生影響

4、。只有當負載以扇出為主是放大尺寸才會起作用。”①負載電容主要是門自身的本征電容:我們考慮極端情形，即負載電容就是門自身的本征電容時：這里我們?nèi)=0.18umWpL=2、3、4三種情況，對應的WnL=8、12、16。編寫的HSPICE網(wǎng)表代碼如下：n.libC:avantiMM180_LVT18_V113.LIBTT.printv(out)v(a).paramwn=4wp3a.利用輸入為A=B=C=D=E=F=G=1H=0→1來近似等效

5、tpHL的最壞情形是可行的。因為我們可以看到在此情形下節(jié)點1~7的電壓近似都等于VDDVTH。之后的討論在沒有特地說明的情況下我們均用該輸入情形來近似tpHL的最壞情形。b.當我們以參考反相器為標準設計8輸入與非門時，最壞情形下的tpLH大于tpHL，這時設計的主要矛盾在于減小tpHL。圖3負載電容為門自身本征電容時不同尺寸n的瞬態(tài)響應波形圖分析上面波形（圖3）我們可以得到：當負載電容為門自身本征電容時，增加晶體管的尺寸tpHL是沒有減

6、少的。由圖2得到的結(jié)論我們可以近似認為此時是內(nèi)部節(jié)點全部被充電到VDDVTH時的最壞情形。簡單作一個半定量解釋：對于晶體管導通時的等效電阻Req隨著晶體管尺寸增大近似線性減小，而節(jié)點電容卻近似線性增大，所以電阻和電容的乘積基本不變，延時也就不隨尺寸變化。這個結(jié)論其實與在反相器實驗中的“本征延時與反相器的尺寸無關(guān)”類似。而對于tpLH我們可以看到，它隨尺寸增大不但沒有減少反而略有增加，這可以解釋為：在此情形下8個pmos并聯(lián)構(gòu)成的上拉網(wǎng)絡

7、只有一個導通，對于電阻的變化只有一個晶體管“貢獻”，但是對于電容變化卻是8個晶體管漏端寄生電容共同“貢獻”，這種結(jié)果使得tPLH隨著尺寸增加而略有增大。這樣我們可以得到：當負載電容為門自身的本征電容時，增加晶體管尺寸不僅不能改善延時，反而“晶體管尺寸的增加會產(chǎn)生較大的寄生電容，這不僅會增加該門的傳播延時，還會對前一級的門產(chǎn)生較大的負載?！雹谪撦d電容與扇出電容為主時：這里我們只需對①中的代碼進行稍稍的修改，即在輸出端加一個相對于門自身本征