2023年全國(guó)碩士研究生考試考研英語(yǔ)一試題真題(含答案詳解+作文范文)_第1頁(yè)
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1、異步復(fù)位,同步釋放(2009082014:51:49)轉(zhuǎn)載標(biāo)簽:雜談分類:ASIC_Design一、特點(diǎn):同步復(fù)位:顧名思義,同步復(fù)位就是指復(fù)位信號(hào)只有在時(shí)鐘上升沿到來(lái)時(shí),才能有效。否則,無(wú)法完成對(duì)系統(tǒng)的復(fù)位工作。用Verilog描述如下:always@(posedgeclk)beginif(!Rst_n)...end異步復(fù)位:它是指無(wú)論時(shí)鐘沿是否到來(lái),只要復(fù)位信號(hào)有效,就對(duì)系統(tǒng)進(jìn)行復(fù)位。用Verilog描述如下:always@(pos

2、edgeclknegedgeRst_n)beginif(!Rst_n)...end二、各自的優(yōu)缺點(diǎn):1、總的來(lái)說(shuō),同步復(fù)位的優(yōu)點(diǎn)大概有3條:a、有利于仿真器的仿真。b、可以使所設(shè)計(jì)的系統(tǒng)成為100%的同步時(shí)序電路,這便大大有利于時(shí)序分析,而且綜合出來(lái)的fmax一般較高。c、因?yàn)樗挥性跁r(shí)鐘有效電平到來(lái)時(shí)才有效,所以可以濾除高于時(shí)鐘頻率的毛刺。他的缺點(diǎn)也有不少,主要有以下幾條:a、復(fù)位信號(hào)的有效時(shí)長(zhǎng)必須大于時(shí)鐘周期,才能真正被系統(tǒng)識(shí)別并完

3、成復(fù)位任務(wù)。同時(shí)還要考慮,諸如:clkskew組合邏輯路徑延時(shí)復(fù)位延時(shí)等因素。b、由于大多數(shù)的邏輯器件的目標(biāo)庫(kù)內(nèi)的DFF都只有異步復(fù)位端口,所以,倘若采用同步復(fù)inputclkasyncrst_n)regrff1always@(posedgeclknegedgeasyncrst_n)beginif(!asyncrst_n)rst_nrff1=2b0elserst_nrff1=rff11b1endendmodule大家可以看到,這就是一個(gè)

4、dff,異步復(fù)位信號(hào)直接接在它的異步復(fù)位端口上(低電平有效),然后數(shù)據(jù)輸入端rff1一直為高電平‘1’。倘若異步復(fù)位信號(hào)有效的話,觸發(fā)器就會(huì)復(fù)位,輸出為低,從而復(fù)位后繼系統(tǒng)。但是,又由于這屬于時(shí)鐘沿觸發(fā),當(dāng)復(fù)位信號(hào)釋放時(shí),觸發(fā)器的輸出要延遲一個(gè)時(shí)鐘周期才能恢復(fù)成‘1’,因此使得復(fù)位信號(hào)的釋放與時(shí)鐘沿同步化。此外,還有一種方法更為直接,就是直接在異步復(fù)位信號(hào)后加一個(gè)D觸發(fā)器,然后用D觸發(fā)器的輸出作為后級(jí)系統(tǒng)的復(fù)位信號(hào),也能達(dá)到相同的效果。

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