vhdl復(fù)習(xí)題

1、習(xí)題3.1比較常用硬件描述語言比較常用硬件描述語言VHDL、Verilog和ABEL語言的優(yōu)劣語言的優(yōu)劣。1.VHDL：描述語言層次較高，不易控制底層電路，因而對綜合器的性能要求較高。有多種EDA工具選擇，已成為IEEE標(biāo)準(zhǔn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的，具體如下：(1)與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力。(2)VHDL具有豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期，就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性

2、，隨時(shí)可對系統(tǒng)進(jìn)行仿真模擬，使設(shè)計(jì)者對整個(gè)工程的結(jié)構(gòu)和功能可行性做出判斷。(3)VHDL語句的行為描述能力和程序結(jié)構(gòu)，決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。(4)用VHDL完成一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表(根據(jù)不同的實(shí)現(xiàn)芯片)。(5)VHDL對設(shè)計(jì)的描述具有相對獨(dú)立性。(6)VHDL具有類屬描述語句和子程序調(diào)用等功能，對于完成的設(shè)計(jì)，在不改變源程序的條件下

3、，只需改變類屬參量或函數(shù)，就能輕易地改變設(shè)計(jì)的規(guī)模和結(jié)構(gòu)。2.Verilog:設(shè)計(jì)者需要了解電路的結(jié)構(gòu)細(xì)節(jié)，對綜合器的性能要求較低。有多種EDA工具選擇，已成為IEEE標(biāo)準(zhǔn)。3.ABEL:設(shè)計(jì)者需要了解電路的結(jié)構(gòu)細(xì)節(jié)，對綜合器的性能要求較低。支持ABEL的綜合器只有一家，ABEL正朝國際化標(biāo)準(zhǔn)努力。3.2VHDL程序一般包括幾個(gè)組成部分？每部分的作用是什么？程序一般包括幾個(gè)組成部分？每部分的作用是什么？（1）三個(gè)基本組成部分：庫、程序包

4、使用說明，實(shí)體描述和實(shí)體對應(yīng)的結(jié)構(gòu)體描述。（2）庫、程序包使用說明：用于打開調(diào)用本設(shè)計(jì)實(shí)體將用到的庫、程序包實(shí)體描述：用于描述該設(shè)計(jì)實(shí)體與外界的接口信號(hào)說明結(jié)構(gòu)體描述：用于描述該設(shè)計(jì)實(shí)體內(nèi)部的組成及內(nèi)部工作的邏輯關(guān)系結(jié)構(gòu)體配置語句主要用于層次化的方式對特定的設(shè)計(jì)實(shí)體進(jìn)行元件的例化，或是為實(shí)體選定某個(gè)特定的結(jié)構(gòu)體3.3VHDL語言中數(shù)據(jù)對象有幾種？各種數(shù)據(jù)對象的作用范圍如何？各種數(shù)據(jù)語言中數(shù)據(jù)對象有幾種？各種數(shù)據(jù)對象的作用范圍如何？各種數(shù)

5、據(jù)對象的實(shí)際物理含義是什么？對象的實(shí)際物理含義是什么？（1）數(shù)據(jù)對象有三種：變量、常量、信號(hào)（2）常量的作用范圍取決于其所定義的位置。若在程序包中定義，則可以用在調(diào)用該程序包的所有設(shè)計(jì)實(shí)體中。若定義在實(shí)體中，則可在這個(gè)實(shí)體的所有結(jié)構(gòu)體中使用。若定義在結(jié)構(gòu)體中，則只能用于該結(jié)構(gòu)體。若定義在進(jìn)程子程序中，則只能用于該進(jìn)程子程序。變量屬于局部量，作用范圍僅限于所定義的進(jìn)程或子程序內(nèi)部。信號(hào)屬于全局量，作用范圍取決于其所定義的位置。若在程序包中

6、定義，則可以用在調(diào)用該程序包的所有設(shè)計(jì)實(shí)體中。若定義在實(shí)體中，則可在這個(gè)實(shí)體的所有結(jié)構(gòu)體中使用。若定義在結(jié)構(gòu)體中，則只能用于該結(jié)構(gòu)體。（3）信號(hào)表示硬件中的連線，用于各并行語句模塊之間的通信。變量一般用于存儲(chǔ)局部臨時(shí)數(shù)據(jù)。常量表示電路中的恒定電平，可使代碼中常數(shù)易于閱讀和修改。3.4什么叫標(biāo)識(shí)符？什么叫標(biāo)識(shí)符？VHDL的基本標(biāo)識(shí)符是怎樣規(guī)定的？的基本標(biāo)識(shí)符是怎樣規(guī)定的？VHDL操作符優(yōu)先級(jí)：（關(guān)系操作符的結(jié)果只有TRUE或FALSE兩種