八路搶答器cpld課程設(shè)計(jì)

1、太原理工大學(xué)CPLD/FPGA 應(yīng)用設(shè)計(jì) 課程設(shè)計(jì)設(shè)計(jì)名稱 八路搶答器專業(yè)班級(jí) 電子信息工程學(xué) 號(hào)姓 名指導(dǎo)教師 張 博太原理工大學(xué)現(xiàn)代科技學(xué)院 課程設(shè)計(jì)一、設(shè)計(jì)目的 一、設(shè)計(jì)目的1、加深對(duì) VHDL 語言設(shè)計(jì)的理解；2、通過對(duì)搶答器的設(shè)計(jì)加深對(duì) CPLD/FPGA 課程的理解；3、通過對(duì)搶答器的設(shè)計(jì)了解簡易集成電路的設(shè)計(jì)思路；二、設(shè)計(jì)要求 二、設(shè)計(jì)要求1、設(shè)計(jì)具有一個(gè)可容納 8 組參賽者的數(shù)字智力搶答器，每組設(shè)置一個(gè)搶答按鈕供搶答者使

2、用。2、電路具有第一信號(hào)的鑒別和鎖存功能。3、設(shè)置記分電路。4、設(shè)置犯規(guī)電路。三、設(shè)計(jì)方案 三、設(shè)計(jì)方案根據(jù)系統(tǒng)設(shè)計(jì)要求可知，系統(tǒng)的輸入信號(hào)有：各組的搶答按鈕 A、B、C、D、E、F、G、H,系統(tǒng)清零信號(hào) CLR，系統(tǒng)時(shí)鐘信號(hào) CLK，計(jì)分復(fù)位信號(hào) RET，加分按鈕信號(hào) ADD，計(jì)時(shí)預(yù)置控制信號(hào) LDN，計(jì)時(shí)使能信號(hào) EN，計(jì)時(shí)預(yù)置調(diào)整信號(hào)按鈕 AN、BN,系統(tǒng)的輸出信號(hào)有：4 個(gè)組搶答成功與否的指示燈控制信號(hào)輸出口 LEDA、LEDB

3、、LEDC、LEDD、LEDE、LEDF、LEDG、LEDH,4 個(gè)組搶答時(shí)的計(jì)時(shí)數(shù)碼管顯示控制信號(hào)若干，搶答成功組別顯示的控制信號(hào)若干，各組計(jì)分動(dòng)態(tài)顯示的控制信號(hào)若干。本次課程設(shè)計(jì)的主要目的旨在通過獨(dú)立完成一個(gè) “搶答器” 的設(shè)計(jì)， 達(dá)到對(duì) EDA 技術(shù)的熟練掌握，提升對(duì)《CPLD/FPGA 技術(shù)及應(yīng)用》課程所學(xué)內(nèi)容的掌握和應(yīng)用。以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA 軟件平臺(tái)上，用硬件描述語言 VHDL 完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完

4、成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、 邏輯映射和編程下載等工作。 基于 VHDL 程序設(shè)計(jì)中擁有輸入設(shè)計(jì)流程 ,其包括設(shè)計(jì)輸入， 綜合，適配，仿真測(cè)試和編程下載等方法。與其他應(yīng)用軟件相比，他提供了更強(qiáng)大、更直觀便捷和操作靈活的原理圖輸入設(shè)計(jì)功能，同時(shí)還配備了更豐富的適用于各種需要的元件庫，其中包括基本的邏輯元件，宏功能元件，以及類似于 IP 核的參數(shù)可設(shè)置的宏功能塊 LPM 庫。設(shè)計(jì)者不