八路搶答器-eda課程設(shè)計

1、<p>　　存檔資料 成績：　 </p><p>　　課 程 設(shè) 計 報 告 書</p><p>　　所屬課程名稱 EDA技術(shù)課程設(shè)計 </p><p>　　題 目 八路搶答器　　　　　　　　　 　　　</p>

2、;<p>　　分 院 電 信 分 院 　　 　</p><p>　　專業(yè)班級 10電子信息工程1班 </p><p>　　學(xué)　　號 　 　　　　 　　 　 </p><p>　　學(xué)生姓名 　　　　 　　　 <

3、/p><p>　　指導(dǎo)教師 　　　 </p><p>　　2013年01月09日</p><p><b>　　目 錄 </b></p><p>　　第一章 課程設(shè)計題目及設(shè)計目的3</p><p>　　1.1課程設(shè)計題目3</p>&

4、lt;p>　　1.2課程設(shè)計目的3</p><p>　　第二章 課程設(shè)計題目描述及具體要求4</p><p>　　2.1搶答器的工作流程5</p><p>　　2.2 搶答器的硬件框圖6</p><p>　　2.3 搶答器的外圍電路7</p><p>　　2.3.1 電源部分7</p>

5、<p>　　2.3.2 晶振部分7</p><p>　　2.4 譯管腳設(shè)置8</p><p>　　第三章 設(shè)計思路與系統(tǒng)結(jié)構(gòu)10</p><p>　　3.1 八路搶答器控制系統(tǒng)的設(shè)計思路與功能10</p><p>　　3.2 搶答器的工作原理簡介10</p><p>　　3.3 搶答器的工作流程

6、11</p><p>　　第四章系統(tǒng)的軟件設(shè)計13</p><p>　　4.1 Quartus Ⅱ開發(fā)平臺13</p><p>　　4.2 自頂向下設(shè)計方法14</p><p>　　第五章 設(shè)計所用芯片介紹15</p><p>　　5.1 芯片EPM240T100C5N簡介15</p><

7、;p>　　5.2 74HC04N芯片介紹16</p><p>　　5.3 CD4060芯片介紹17</p><p>　　第六章 基于VHDL的實體設(shè)計18</p><p>　　6.1程序設(shè)計18</p><p>　　6.1.1鎖存程序：20</p><p>　　6.1.2 搶答成功揚聲器發(fā)聲程序：

8、21</p><p>　　6.1.3數(shù)碼管顯示管22</p><p>　　6.2 編譯管腳設(shè)置24</p><p><b>　　6.3仿真24</b></p><p><b>　　個人心得26</b></p><p><b>　　參考文獻(xiàn)27</b&

9、gt;</p><p>　　第一章 課程設(shè)計題目及設(shè)計目的</p><p><b>　　1.1課程設(shè)計題目</b></p><p><b>　　八路搶答器的設(shè)計</b></p><p><b>　　1.2課程設(shè)計目的</b></p><p>　　1、通過

10、課程設(shè)計使學(xué)生能熟練掌握一種EDA軟件（MAX+plus2）的使用方法，能熟練進(jìn)行設(shè)計輸入、編譯、管腳分配、下載等過程，為以后進(jìn)行工程實際問題的研究打下設(shè)計基礎(chǔ)。</p><p>　　2、通過課程設(shè)計使學(xué)生能利用EDA軟件（MAX+plus2）進(jìn)行至少一個電子技術(shù)綜合問題的設(shè)計，設(shè)計輸入可采用圖形輸入法或VHDL硬件描述語言輸入法。</p><p>　　3、通過課程設(shè)計使學(xué)生初步具有分析、

11、尋找和排除電子電路中常見故障的能力。</p><p>　　4、通過課程設(shè)計使學(xué)生能獨立寫出嚴(yán)謹(jǐn)?shù)?、有理論根?jù)的、實事求是的、文理通順的字跡端正的課程設(shè)計報告。</p><p>　　第二章 課程設(shè)計題目描述及具體要求</p><p>　　搶答器接通電源后，主持人將開關(guān)置于“清除”位置，搶答器處于禁止工作狀態(tài)，編號顯示器滅燈。搶答開始時，主持人將控制開關(guān)撥到“開始”位置

12、，揚聲器給出聲響提示，搶答器處于工作狀態(tài)，這時，搶答器完成以下工作：</p><p>　?。?）優(yōu)先編碼器電路立即分辨出搶答者編號，并由鎖存器進(jìn)行鎖存，然后由譯碼顯示電路顯示編號；</p><p>　?。?）揚聲器發(fā)出短暫聲響，提醒主持人注意；</p><p>　　（3）控制電路要對輸入編碼電路進(jìn)行封鎖，避免其他選手再次進(jìn)行搶答；（4）當(dāng)選手將問題回答完畢，主持人操

13、作計分開關(guān)，計分電路采用十進(jìn)制加/減計數(shù)器、數(shù)碼管顯示。本輪搶答完畢，主持人操作控制開關(guān)，使系統(tǒng)回復(fù)到禁止工作狀態(tài)，以便進(jìn)行下一輪搶答。</p><p><b>　　設(shè)計框圖</b></p><p><b>　　加分 減分</b></p><p><b>　　搶答器總體框圖</b></p>

14、<p>　　由主體電路和擴展電路兩部分構(gòu)成，主體電路完成基本的搶答功能，即開始搶答后，當(dāng)選手按動搶答鍵時，能顯示選手的編號，同時能封鎖輸入電路，禁止其他選手搶答。擴展電路完成各選手的得分顯示功能。</p><p>　　2.1搶答器的工作流程</p><p><b>　　搶答器的工作流程</b></p><p>　　搶答器的工作流程

15、如圖3.1所示：主持人按鍵、LED燈亮，選手開始搶答，某位選手按鍵搶答，LED燈滅，數(shù)碼顯示管顯示選手號碼，搶答結(jié)束后由主持人按下復(fù)位鍵，下一輪搶答開始。</p><p>　　其中搶答器的基本工作原理:在搶答競賽或呼叫時，有多個信號同時或不同時送入主電路中，搶答器內(nèi)部的寄存器工作，并識別、記錄第一個號碼，其他選手搶答無效，在整個搶答器工作過程中，顯示電路等還要根據(jù)現(xiàn)場的實際情況向外電路輸出最優(yōu)先的信號，數(shù)碼顯示管

16、顯示出搶答成功選手的號碼。</p><p>　　2.2 搶答器的硬件框圖</p><p>　　搶答器是由鎖存器、編碼器、數(shù)碼顯示器、led燈顯示器所組成的，其中邏輯設(shè)計結(jié)構(gòu)如圖3.2所示，八路搶答器系統(tǒng)的功能組成，主要由鎖存模塊、編碼模塊、數(shù)碼顯示模塊、LED燈提示模塊等四個模塊組成。八路搶答器的主要系統(tǒng)由EPM240T100C5N來控制，主要是燒寫程序到EPM240T100C5N中來說實

17、現(xiàn)上述四個模塊的功能。</p><p>　　另外，硬件結(jié)構(gòu)即物理結(jié)構(gòu)如圖3.3所示，其中主要八路搶答器的系統(tǒng)EPM240T100C5N0控制，其他的按鍵模塊、LED燈提示、LED數(shù)碼顯示模塊均為輔助模塊通過電子硬件電路實現(xiàn)。</p><p><b>　　系統(tǒng)結(jié)構(gòu)框圖</b></p><p><b>　　系統(tǒng)的硬件框圖</b>

18、;</p><p>　　2.3 搶答器的外圍電路</p><p>　　2.3.1 電源部分</p><p>　　EPM240芯片的工作電壓是3.3V,為了得到穩(wěn)定的3.3V,用IN4007,7805,LM1117芯片來將外部電源9V穩(wěn)定為3.3V，其電路設(shè)計如圖3.4所示:</p><p><b>　　電源部分的設(shè)計圖</b&

19、gt;</p><p>　　2.3.2 晶振部分</p><p>　　本設(shè)計采用的是CPLD芯片EPM240T100C5N，外部晶振為12MHz，用4060芯片將頻率分為2MHZ，其電路設(shè)計如圖3.5所示:</p><p><b>　　晶振設(shè)計電路圖</b></p><p><b>　　2.4 譯管腳設(shè)置<

20、;/b></p><p>　　程序輸入完成后然后選擇用于編程的目標(biāo)芯片:選擇菜單 “Assign”→“Device”，窗口中的Device Family是器件序列欄，先在此欄中選擇MAX7000S。然后選擇EPM240T100C5N 器件，按OK，就可以進(jìn)行編譯了，經(jīng)“MAX+PLUSE II”中的“Compiler”菜單編譯，以驗證設(shè)計結(jié)果是否符合要求，如果有問題，則返回原設(shè)計文件再次進(jìn)行修改，直到正確為

21、止。</p><p>　　圖3.5 EPM240T100C5N</p><p>　　編譯無誤后經(jīng)“MAX+PLUSE II”中的“FLOORPLAN EDITOR”菜單，進(jìn)行輸入、輸出管腳設(shè)置，將元件端口放置到EPM240T100C5N芯片適當(dāng)?shù)腎/O口，并用手工調(diào)整按圖所示設(shè)置。</p><p>　　第三章 設(shè)計思路與系統(tǒng)結(jié)構(gòu)</p><p&g

22、t;　　3.1 八路搶答器控制系統(tǒng)的設(shè)計思路與功能</p><p>　　搶答器同時供8名選手或8個代表隊比賽，分別用8個按鈕[a1]～[a8]。設(shè)置一個系統(tǒng)清除和搶答控制開關(guān)Reset, 該開關(guān)由主持人控制。搶答器具有鎖存與顯示功能。即選手按動按鈕，鎖存相應(yīng)的編號，揚聲器發(fā)出聲響提示，數(shù)碼顯示選手號碼。其他人再按鍵，系統(tǒng)進(jìn)行了優(yōu)先鎖存，不再響應(yīng)，優(yōu)先搶答選手的編號一直保持到主持人將系統(tǒng)清除為止，下一次搶答開始。&

23、lt;/p><p>　　擴展功能：該電路具有犯規(guī)報警功能。當(dāng)主持人未按下開關(guān)開始搶答前，參賽選手若按下開關(guān)，則搶答系統(tǒng)發(fā)出蜂鳴聲報警并顯示犯規(guī)組別。</p><p>　　3.2 搶答器的工作原理簡介</p><p>　　如圖2-1所示為搶答器的結(jié)構(gòu)框圖，它由主體電路和擴展電路兩部分組成。主體電路完成基本的搶答功能，即開始搶答后，當(dāng)選手按動搶答鍵時，能顯示選手的編號，同

24、時能封鎖輸入電路，禁止其他選手搶答。擴展電路完成檢測數(shù)碼管工作情況。其工作原理為：接通電源后，主持人將開關(guān)撥到"清除"狀態(tài)，搶答器處于禁止?fàn)顟B(tài)，編號顯示器滅燈，定時器顯示設(shè)定時間；主持人將開關(guān)置于"開始"狀態(tài)，宣布"開始"搶答器工作。定時器倒計時，揚聲器給出聲響提示。選手在定時時間內(nèi)搶答時，搶答器完成：優(yōu)先判斷、編號鎖存、編號顯示、揚聲器提示。當(dāng)一輪搶答之后，定時器停止、禁止二

25、次搶答、定時器顯示剩余時間。如果再次搶答必須由主持人再次操作"清除"和"開始"狀態(tài)開關(guān)。</p><p>　　3.3 搶答器的工作流程</p><p>　　搶答器的基本工作原理:在搶答競賽或呼叫時，有多個信號同時或不同時送入主電路中，搶答器內(nèi)部的寄存器工作，并識別、記錄第一個號碼，同時內(nèi)部的定時器開始工作，記錄有關(guān)時間并產(chǎn)生超時信號。在整個搶答器工

26、作過程中，顯示電路、語音電路等還要根據(jù)現(xiàn)場的實際情況向外電路輸出相應(yīng)信號。搶答器的工作流程分為、系統(tǒng)復(fù)位、正常流程、犯規(guī)流程等幾部分，如圖2-2所示。</p><p>　　第四章系統(tǒng)的軟件設(shè)計</p><p>　　4.1 Quartus Ⅱ開發(fā)平臺</p><p>　　Quartus II是Altera公司的第四代可編程邏輯器件集成開發(fā)環(huán)境，提供從設(shè)計輸入到器件編程

27、的全部功能。Quartus II可以產(chǎn)生并識別EDIF網(wǎng)表文件、VHDL網(wǎng)表文件，為其他 EDA 工具提供了方便的接口；可以在Quartus II集成環(huán)境中自動運行其他 EDA 工具。Quartus II軟件的開發(fā)流程可概括為以下幾步：設(shè)計輸入、設(shè)計編譯、設(shè)計時序分析、設(shè)計仿真和器件編程，具有FPGA和CPLD芯片設(shè)計的所有階段的解決方案。[6]</p><p>　　1.設(shè)計輸入Quartus II軟件在File

28、菜單中提供“New Project Wizard”向?qū)?，引?dǎo)設(shè)計者完成項目的創(chuàng)建。當(dāng)設(shè)計者需要向項目中添加新的VHDL文件時，可以通過“New”選項選擇添加。</p><p>　　2.設(shè)計編譯Quartus II編譯器完成的功能有：檢查設(shè)計錯誤、對邏輯進(jìn)行綜合、提取定時信息、在指定的Altera系列器件中進(jìn)行適配分割，產(chǎn)生的輸出文件將用于設(shè)計仿真、定時分析及器件編程。</p><p>　　

29、3.設(shè)計定時分析單擊Project菜單下的“Timing Settings”選項，可以方便地完成時間參數(shù)的設(shè)定。Quartus II軟件的時序分析功能在編譯過程結(jié)束之后自動運行，并在編譯報告的Timing Analyses文件夾中顯示。</p><p>　　4.設(shè)計仿真Quartus II軟件允許設(shè)計者使用基于文本的向量文件（.vec）作為仿真器的激勵，也可以在Quartus II軟件的波形編輯器中產(chǎn)生向量波形文

30、件（.vwf）作為仿真器的激勵。</p><p>　　5.器件編程設(shè)計者可以將配置數(shù)據(jù)通過MasterBlaster或ByteBlasterMV通信電纜下載到器件當(dāng)中，通過被動串行（Passive Serial）配置模式或JTAG模式對器件進(jìn)行配置編程，還可以在JTAG模式下給多個器件進(jìn)行編程。[7]</p><p>　　4.2 自頂向下設(shè)計方法</p><p>　

31、　本設(shè)計采用自頂向下的設(shè)計方法來完成搶答器系統(tǒng)。所謂自頂向下的設(shè)計方法，是指在設(shè)計過程中，從數(shù)字系統(tǒng)的最高層次出發(fā)，進(jìn)行仿真驗證，再將系統(tǒng)劃分成各個子模塊。然后再對各個子模塊進(jìn)行仿真驗證，合格之后經(jīng)EDA開發(fā)平臺由計算機自動綜合成門級電路，進(jìn)行門級仿真驗證。自頂向下的方法強調(diào)在每個層次進(jìn)行仿真驗證，以保證系統(tǒng)性能指標(biāo)的實現(xiàn)，以便于在早期發(fā)現(xiàn)和糾正設(shè)計中出現(xiàn)的錯誤。[8]</p><p>　　自頂向下設(shè)計方法有一些

32、突出的優(yōu)點：</p><p>　　1.適應(yīng)于復(fù)雜和大規(guī)模的數(shù)字系統(tǒng)的開發(fā)，便于層次式、結(jié)構(gòu)化的設(shè)計思想。</p><p>　　2.各個子系統(tǒng)可以同時并發(fā)，縮短設(shè)計周期。</p><p>　　3.對于設(shè)計的系統(tǒng)進(jìn)行層層分解，且在每一層次進(jìn)行仿真驗證，設(shè)計錯誤可以在早期發(fā)現(xiàn)，提高了設(shè)計的正確性。</p><p>　　4.邏輯綜合之前的設(shè)計工作與具

33、體的實現(xiàn)工藝、器件等無關(guān)，因此，設(shè)計的可移植性良好。</p><p>　　第五章 設(shè)計所用芯片介紹</p><p>　　5.1 芯片EPM240T100C5N簡介</p><p>　　MAX II器件系列簡介Altera公司最新的MAX II系列，有史以來成本最低的CPLD，結(jié)合了FPGA和CPLD的優(yōu)點，充分利用了4輸入LUT體系結(jié)構(gòu)的性能和密度優(yōu)勢，并且具有性價

34、比較高的非易失性特性。用戶可以利用MAX II CPLD將大量控制邏輯集成在單個器件中，從而降低了系統(tǒng)成本。[3]</p><p>　　MAX II器件系列是一種非易失性、即用性可編程邏輯系列，它采用了一種突破性的新型CPLD架構(gòu)。這種新型架構(gòu)的成本是原先MAX II器件的一半，功耗是其十分之一，密度是其四倍，性能卻是其兩倍。這些超級性能是在提供了所有MAX系列CPLD先進(jìn)特性的架構(gòu)的基礎(chǔ)上，根據(jù)Altera專家

35、們的意見而重新采用基于查找表的架構(gòu)而得到的。這種基于查找表的架構(gòu)在最小的I/O焊盤約束的空間內(nèi)提供了最多的邏輯容量。因此，MAX II CPLD是所有CPLD系列產(chǎn)品中成本最低、功耗最小和密度最高的器件?；诔杀緝?yōu)化的0.18微米6層金屬Flash工藝，MAX II器件系列具有CPLD所有的優(yōu)點，例如非易失性、即用性、易用性和快速傳輸延時性。以滿足通用性，低密度邏輯應(yīng)用為目標(biāo)，MAX II器件成為接口橋接、I/O擴展、器件配置和上電順序

36、等應(yīng)用最理想的解決方案。除這些典型的CPLD應(yīng)用之外，MAX II器件還能滿足大量從前在FPGA、ASSP和標(biāo)準(zhǔn)邏輯器件中實現(xiàn)的低密度可編程邏輯需求。MAX II器件提供的密度范圍從240到2210個邏輯單元（LE），最多達(dá)272個用戶I/O管腳。[4]</p><p>　　主芯片采用ALTERA MAX II系列的EPM240T100C5N(相當(dāng)于8650門CPLD，容量是以前的EPM7128的兩倍，并且可以燒

37、寫至少10萬次以上)。MAX II CPLD體系結(jié)構(gòu)，在所有CPLD系列中單位I/O成本最低，功耗最低。MAX II運用了低功耗的工藝技術(shù)，和前一代MAX器件相比，成本降低了一半，功率降至十分之一，容量增加了四倍，性能增加了兩倍。標(biāo)準(zhǔn)JTAG下載口，防反插設(shè)計?？山覤yteBlasterII和USB-Blaster下載電纜。開發(fā)板上提供的有源晶振頻率為50MHz。電源部分采用外接電源和USB供電兩種形式，并有電源控制開關(guān)。8個貼片LED

38、燈，可顯示一個字節(jié)的數(shù)據(jù)狀態(tài)。4位一體7段數(shù)碼管，8位撥碼開關(guān)，1602字符液晶接口，8×8LED點陣，蜂鳴器，3×4矩陣鍵盤，一組模擬交通燈，復(fù)位按鍵，PS/2接口，1RS232串口，兩組預(yù)留接口（U11/U12），I/O引出擴展口（提供給用戶自定義各類功能）。</p><p>　　EPM240T100C5N的芯片參數(shù)：宏單元數(shù):192，輸入/輸出線數(shù):80，傳播延遲時間:5.9ns，整體時

39、鐘設(shè)定時間:2.7ns，頻率:201.1MHz，電源電壓范圍:2.375V to 2.625V, 3V to 3.6V，工作溫度范圍:0°C to +85°C ，針腳數(shù):100，封裝類型:TQFP，工作溫度最低:0°C，工作溫度最高:85°C，邏輯芯片功能:CPLD,邏輯芯片基本號:EPM240T，可編程邏輯類型:CPLD ，輸入/輸出接口標(biāo)準(zhǔn):LVTTL, LVCMOS, PCI。</p&

40、gt;<p>　　5.2 74HC04N芯片介紹</p><p>　　74HC04N是六反相器,高速CMOS器件，低功耗肖特基的TTL(LSTTL)電路，74HC04的外形和管腳排列，A是輸入端，Y是輸出端，1A對應(yīng)1Y、2A對應(yīng)2Y……，依此類推。使用時把輸入信號送到A，相應(yīng)的輸出端Y就會輸出反相的電壓信號。</p><p>　　74HC04是CMOS 六反向器數(shù)字IC。

41、雙列直插14腳。其突出優(yōu)點是可在2~6V電壓下工作，并且很適合在低壓下工作，不象4000系列CMOS電路。雖可用于3~15V電源，但在5V以下的輸出能力已大為減弱。這次我以2.3V為電源，試驗74HC04，電路如圖。當(dāng)開關(guān)按下后，輸出電平為H，電壓達(dá)2V（輸出電流2mA）。說明74HC04的輸出能力遠(yuǎn)超過4000電路。經(jīng)過約100s后輸出由H變?yōu)長，為0V。說明74HC04電路同樣也具備4000的高輸入阻抗。極其適合CMOS電路應(yīng)用。為

42、了驗證74HC04的耗電量，我將6個反相器的輸入端全部接GND或Vcc，結(jié)果此時用100uA表已測不出耗電，說明耗電<=0.2uA。只有當(dāng)I.C輸出一定電流時她的耗電才相應(yīng)加大。從這次試驗說明74HC系列I.C是4000系列的改進(jìn)型替代產(chǎn)品，性能遠(yuǎn)超4000系列。除具4000的基本特色以外還有可低壓工作，輸出能力強和高頻特性好（可工作至43MHZ）的特點。價格上74HC04并不貴，與4000差不多。[5]</p>&

43、lt;p>　　5.3 CD4060芯片介紹</p><p>　　CD4060芯片為14進(jìn)制二進(jìn)制串行計數(shù)器/分頻器，它由一振蕩器和14級二進(jìn)制串行計數(shù)器位組成，振蕩器的結(jié)構(gòu)可以是RC或者是晶振電路，CR為高電平時，計數(shù)器清零且振蕩器使用無效，所有的計數(shù)器位均為主從觸發(fā)器，在CP1和CP0的下降沿計數(shù)器以二進(jìn)制進(jìn)行計數(shù)。在時鐘脈沖線上使用斯密特觸發(fā)器對時鐘的上升和下降時間無限制。</p>&l

44、t;p>　　引出端功能符號:CP1：時鐘輸入端；CP0：時鐘輸出端； Q4-Q10\Q11-Q14：計數(shù)器輸出端；/Q14：第14級計數(shù)器反相輸出端；VDD：正電源；VSS：地。</p><p>　　第六章 基于VHDL的實體設(shè)計</p><p>　　MAX+plusⅡ是美國ALTERA公司提供的FPGA／CPLD開發(fā)集成環(huán)境，該公司是世界最大的可編程邏輯器件供應(yīng)商之一。MAX+pl

45、usⅡ界面友好，使用便捷，被譽為業(yè)界最容易的EDA軟件。下面詳細(xì)論述使用MAX+plusⅡ軟件設(shè)計8路搶答器控制系統(tǒng)的過程。</p><p>　　本設(shè)計采用用Altera公司MAX7000S系列的EPM7128SLC84-15來實現(xiàn)。（校EDA實驗室EDA-V實驗箱中所用CPLD芯片）。</p><p><b>　　6.1程序設(shè)計</b></p><

46、;p><b>　　一 編碼程序：</b></p><p>　　LIBRARY ieee;</p><p>　　USE ieee.std_logic_1164.ALL;</p><p>　　ENTITY change IS</p><p>　　PORT(q1,q2,q3,q4,q5,q6,q7,q8: IN STD_

47、LOGIC;</p><p>　　clr : IN STD_LOGIC;</p><p>　　m: OUT STD_LOGIC_vector(3 downto 0);</p><p>　　en: OUT STD_LOGIC);</p><p>　　END change;</p><p>　　ARCHITECTURE a

48、 OF change IS</p><p><b>　　BEGIN</b></p><p>　　process(q1,q2,q3,q4,q5,q6,q7,q8,clr)</p><p>　　variable temp:STD_LOGIC_vector(7 downto 0);</p><p><b>　　beg

49、in</b></p><p>　　temp:=q1&q2&q3&q4&q5&q6&q7&q8;</p><p>　　case temp is</p><p>　　when"01111111"=>m<="0001";</p><p

50、>　　when"10111111"=>m<="0010";</p><p>　　when"11011111"=>m<="0011";</p><p>　　when"11101111"=>m<="0100";</p>

51、<p>　　when"11110111"=>m<="0101";</p><p>　　when"11111011"=>m<="0110";</p><p>　　when"11111101"=>m<="0111";</p&

52、gt;<p>　　when"11111110"=>m<="1000";</p><p>　　when others=>m<="1111";</p><p><b>　　end case;</b></p><p>　　en <= temp(7)

53、 AND temp(6) AND temp(5) AND temp(4) AND temp(3) AND temp(2) AND temp(1) AND temp(0) AND clr;</p><p>　　end process;</p><p><b>　　END a;</b></p><p>　　6.1.1鎖存程序：</p>

54、<p>　　LIBRARY ieee;</p><p>　　USE ieee.std_logic_1164.ALL;</p><p>　　USE ieee.std_logic_unsigned.ALL;</p><p>　　ENTITY lock IS</p><p>　　PORT(s1: IN STD_LOGIC;</p&

55、gt;<p>　　s2: IN STD_LOGIC;</p><p>　　s3: IN STD_LOGIC;</p><p>　　s4: IN STD_LOGIC;</p><p>　　s5: IN STD_LOGIC;</p><p>　　s6: IN STD_LOGIC;</p><p>　　s7:

56、IN STD_LOGIC;</p><p>　　s8: IN STD_LOGIC;</p><p>　　clr: INSTD_LOGIC;</p><p>　　q1,q2,q3,q4,q5,q6,q7,q8: OUTSTD_LOGIC);</p><p><b>　　END lock;</b></p>

57、<p>　　ARCHITECTURE a OF lock IS</p><p><b>　　BEGIN</b></p><p>　　process(s1,s2,s3,s4,s5,s6,s7,s8,clr)</p><p><b>　　begin</b></p><p>　　if(clr =

58、'0') then</p><p>　　q1<='1';q2<='1';</p><p>　　q3<='1';q4<='1';</p><p>　　q5<='1';q6<='1';</p><p>

59、;　　q7<='1';q8<='1';</p><p><b>　　else</b></p><p>　　q1<=s1;q2<=s2;</p><p>　　q3<=s3;q4<=s4;</p><p>　　q5<=s5;q6<=s6;<

60、/p><p>　　q7<=s7;q8<=s8;</p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　END a;</b></p><p>　　6.1.2 搶答成功揚聲器發(fā)聲程序：</p&g

61、t;<p>　　LIBRARY ieee;</p><p>　　USE ieee.std_logic_1164.ALL;</p><p>　　USE ieee.std_logic_unsigned.ALL;</p><p>　　ENTITY cnt IS</p><p>　　PORT(clk,en: in STD_LOGIC;&

62、lt;/p><p>　　sound1:out STD_LOGIC);</p><p><b>　　END cnt;</b></p><p>　　ARCHITECTURE a OF cnt IS</p><p><b>　　BEGIN</b></p><p>　　process(e

63、n,clk)</p><p><b>　　begin</b></p><p>　　if(clk'event and clk='1') then</p><p>　　if(en='1') then</p><p>　　sound1<='1';</p>

64、<p><b>　　else </b></p><p>　　sound1<='0';</p><p>　　end if;end if;</p><p>　　end process;</p><p><b>　　END a;</b></p><p

65、>　　6.1.3數(shù)碼管顯示管</p><p>　　LIBRARY ieee;</p><p>　　USE ieee.std_logic_1164.ALL;</p><p>　　USE ieee.std_logic_unsigned.ALL;</p><p>　　ENTITY display IS</p><p>

66、　　PORT(m: INSTD_LOGIC_VECTOR(3 downto 0);</p><p>　　BCD: out STD_LOGIC_VECTOR(7 downto 0));</p><p>　　END display;</p><p>　　ARCHITECTURE a OF display IS</p><p><b>

67、　　BEGIN</b></p><p>　　PROCESS(m) </p><p><b>　　BEGIN</b></p><p><b>　　CASE m IS</b></p><p>　　WHEN "0000" => BCD <=

68、"00111111";</p><p>　　WHEN "0001" => BCD <="00000110";</p><p>　　WHEN "0010" => BCD <="01011011";</p><p>　　WHEN "

69、0011" => BCD <="01001111";</p><p>　　WHEN "0100" => BCD <="01100110";</p><p>　　WHEN "0101" => BCD <="01101101";</p>

70、;<p>　　WHEN "0110" => BCD <="01111101";</p><p>　　WHEN "0111" => BCD <="00000111";</p><p>　　WHEN "1000" => BCD <=&quo

71、t;01111111";</p><p>　　WHEN "1001" => BCD <="01101111";</p><p>　　WHEN OTHERS => BCD <="00000000";</p><p><b>　　END CASE;</b>

72、;</p><p>　　END PROCESS; </p><p><b>　　END a;</b></p><p>　　6.2 編譯管腳設(shè)置</p><p>　　程序輸入完成后然后選擇用于編程的目標(biāo)芯片:選擇菜單 “Assign”→“Device”, 窗口中的 Device Family 是器件序列欄, 先在此欄中選擇

73、 MAX7000S。然后選擇 EMP7128SLC84- 15 器件, 按 OK,就可以進(jìn)行編譯了,經(jīng)“MAX+PLUSE II”中的“Compiler”菜單編譯,以驗證設(shè)計結(jié)果是否符合要求,如果有問題,則返回原設(shè)計文件再次進(jìn)行修改, 直到正確為止。</p><p>　　編譯無誤后經(jīng)“MAX+PLUSE II”中的“FLOORPLAN EDITOR” 菜單,進(jìn)行輸入、輸出管腳設(shè)置,將元件端口放置到 EPM712

74、8SLC84- 15芯片適當(dāng)?shù)腎/O 口,并用手工調(diào)整按圖十三所示設(shè)置。</p><p><b>　　6.3仿真</b></p><p>　　編譯成功后進(jìn)行仿真。首先建立波形文件。波形文件建好 并存盤后。選擇菜單“Max+plusII”→“simulator”,啟動仿真操作,結(jié)束后觀察仿真波形( 圖十四所示) 。從仿真波形看, 符合設(shè)計要求。</p>&

75、lt;p>　　圖十四 頂層仿真波形圖</p><p>　　s1,s2,s3,s4,s5,s6,s7,s8輸入</p><p>　　q1,q2,q3,q4,q5,q6,q7,q8鎖存輸出</p><p>　　M編碼輸出和BCD顯示輸入</p><p><b>　　clk時鐘</b></p><p&

76、gt;　　clr 0,清零 1為開始搶答</p><p><b>　　en搶答成功</b></p><p>　　BCD數(shù)碼管顯示輸出</p><p><b>　　個人心得</b></p><p>　　EDA技術(shù)作為我們10電子信息工程專業(yè)的考查課，但從始至終我都感覺這個是門好的發(fā)展方向的學(xué)科，只是可

77、惜我們沒有實際的練習(xí)能力，通過這次EDA設(shè)計,在了解到搶答器的基本工作原理的同時，我還基本掌握了EDA軟件的使用方法，并且意識到，這些軟硬件的應(yīng)用及操作常識是必不可少的。從最初的選題，到之后的設(shè)計電路，從大腦中的印象到電腦上的PCB圖，編譯出的圖形，一次又一次的修改到最后的圓滿設(shè)計圖形，整個人都有一種從煎熬到慢慢的琢磨到最后的設(shè)計成功，同時我也在總結(jié)自己的不足之處，反復(fù)的出現(xiàn)問題，不斷地尋找解決途徑，翻閱資料的時候，擴大自己的知識面，了

78、解更多與本專業(yè)有關(guān)的科技信息，與時俱進(jìn)，將來才能成為有用的科技人才。</p><p>　　進(jìn)一步掌握了EDA技術(shù)的基礎(chǔ)知識及一門專業(yè)仿真軟件的基本操作，還提高了自己的設(shè)計能力和動手能力，同時對于搶答器有了一個很詳細(xì)的了解。更多的是讓我看到了自己的不足，明白了凡事都需要耐心，實踐才是檢驗學(xué)習(xí)的有效標(biāo)準(zhǔn)。這將有助于我今后的學(xué)習(xí)，端正學(xué)習(xí)態(tài)度，更加努力的學(xué)習(xí)和工作，不僅讓我又學(xué)到了在課堂中學(xué)不到的知識，同時也提高了綜合