高電源抑制比片上供電系統(tǒng)研究與設(shè)計(jì).pdf

1、隨著CMOS工藝的發(fā)展和器件尺寸的不斷縮小，芯片的集成度越來(lái)越高。一個(gè)片上系統(tǒng)（System On Chip, SOC）往往集成了模擬，射頻，數(shù)字等多個(gè)模塊，這對(duì)供電系統(tǒng)提出了更高的要求。目前一個(gè)挑戰(zhàn)就是隨著電壓的降低和器件的減小，電源噪聲紋波和交叉耦合對(duì)很多敏感性電路模塊的性能有決定性影響。所以，本文對(duì)有高電源噪聲抑制能力的供電系統(tǒng)進(jìn)行了研究與設(shè)計(jì)。
　　本研究通過(guò)兩種途徑來(lái)提高 LDO(Low Dropout Regulato

2、r)的電源抑制比，分別是：提高LDO的環(huán)路增益；使誤差放大器的輸出盡量跟隨電源波動(dòng)，以維持功率管的柵源電壓差的恒定，使LDO的輸出不隨電源波動(dòng)而變化。首先，本文采用了NMOS輸入差分放大器和PMOS共源放大器組成的兩級(jí)誤差放大器以實(shí)現(xiàn)高環(huán)路增益。其次，通過(guò)負(fù)反饋技術(shù)，使得誤差放大器輸出端到地的阻抗遠(yuǎn)大于其到電源的阻抗，從而放大器的輸出端能擁有與電源幾乎相同的波動(dòng)，功率管的柵源電壓差能保持恒定。為了滿(mǎn)足供電系統(tǒng)的設(shè)計(jì)要求，設(shè)計(jì)了一款高電源

3、抑制比、高精度帶隙基準(zhǔn)用于給LDO提供參考電壓。另外，針對(duì)大電流供電系統(tǒng)可能存在過(guò)流的風(fēng)險(xiǎn)，還設(shè)計(jì)了一種高精度折返式過(guò)流保護(hù)電路（Foldback Over Current Protect Circuit），能精確監(jiān)控電流大小并在過(guò)流時(shí)將輸出電流精確的穩(wěn)定在所設(shè)閾值處，有效防止過(guò)流導(dǎo)致芯片燒毀。最終的設(shè)計(jì)實(shí)現(xiàn)基于40nm CMOS工藝，包括帶隙基準(zhǔn)、LDO、過(guò)流保護(hù)等關(guān)鍵模塊的電路和版圖設(shè)計(jì)。在1.9V（±10％）的電源電壓下，LDO的