CPU-FPGA混合架構(gòu)上硬件線程執(zhí)行機(jī)制的研究.pdf

1、軟硬件混合架構(gòu)是可重配置計(jì)算的重要形式，是結(jié)合CPU與FPGA可重構(gòu)設(shè)備的一類處理器架構(gòu)。它能夠?yàn)楦鞣N應(yīng)用程序提供硬件加速能力、軟件解決方案，有較好的性能與靈活性。然而操作系統(tǒng)以及各種軟件對(duì)可重配置計(jì)算平臺(tái)的支持還很不完善，很難充分使用硬件加速帶來(lái)的優(yōu)點(diǎn)，主要困難來(lái)源于可重配置計(jì)算機(jī)的兩個(gè)缺陷。首先是可重配置計(jì)算機(jī)的設(shè)計(jì)方法比較復(fù)雜，將一個(gè)設(shè)計(jì)轉(zhuǎn)換成機(jī)器理解的配置信息還不能自動(dòng)化。其次是可重配置應(yīng)用程序和系統(tǒng)軟件的運(yùn)行過程中需要額外的通

2、信工作。 為了解決以上問題，本文試圖利用Scratch-Pad存儲(chǔ)器，在CPU/FPGA混合架構(gòu)做軟硬件協(xié)同設(shè)計(jì)，提供以scratch-Pad作為共享數(shù)據(jù)存儲(chǔ)區(qū)的硬件線程，提升軟件硬件化的方便性，并減少軟硬件之間的通信量。本文提出了一個(gè)CPU/FPGA混合架構(gòu)上引入Scratch-Pad存儲(chǔ)器的新型硬件架構(gòu)，以Scratch-Pad作為片內(nèi)高速數(shù)據(jù)存取區(qū)。首先將Scratch-Pad作為線程之間的共享內(nèi)存，設(shè)計(jì)了在該架構(gòu)上的硬件

3、線程模型，該硬件線程能通過硬件邏輯來(lái)執(zhí)行，將線程中運(yùn)算量較大的部分分配給硬件完成，其他的部分交給CPU作為軟件線程執(zhí)行。軟件線程控制了各軟硬件線程的運(yùn)行，有效地利用CPU的靈活性。本軟硬件線程模型可以支持多個(gè)硬件線程與軟件線程，且運(yùn)行在真正的并行方式。為了實(shí)現(xiàn)軟硬件混合模型中的硬件線程，本文通過Handel-C編譯器從C語(yǔ)言高級(jí)語(yǔ)言生成硬件配置，也可通過利用已有的經(jīng)過測(cè)試優(yōu)化的VHDL邏輯算法來(lái)配置硬件線程的執(zhí)行邏輯，最終在FPGA上執(zhí)

4、行該硬件線程。通過本機(jī)制簡(jiǎn)化了軟件設(shè)計(jì)到硬件設(shè)計(jì)過程，提供了一定的由硬件運(yùn)行程序代碼的能力。 本文使用Simics仿真程序模擬了一個(gè)軟硬件混合架構(gòu)平臺(tái)，配置了一塊256KB的Scratch-Pad存儲(chǔ)器，一個(gè)300萬(wàn)門的可重配置FPGA設(shè)備，一個(gè)通用處理器核。本文將DES，MD5SUM，歸并排序等算法設(shè)計(jì)為軟件線程與硬件線程，在該平臺(tái)上模擬運(yùn)行獲得了測(cè)試數(shù)據(jù)。數(shù)據(jù)表明，平均執(zhí)行性能加速比為2.14，訪問外部?jī)?nèi)存降低73.3％。